Размещено на http://www.allbest.ru/

На правах рукописи

Автореферат диссертации

на соискание ученой степени доктора технических наук

Методы оптимизации энергопотребления в микроэлектронных системах

Ковалев Андрей Владимирович

Специальности 05.27.01 - Твердотельная электроника, радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах

05.13.12 - Системы автоматизации проектирования

Таганрог - 2009

Работа выполнена в Технологическом институте Южного федерального университета в г. Таганроге.

Научный КОНСУЛЬТАНТ доктор технических наук, профессор КОНОПЛЕВ Борис Георгиевич (ТТИ ЮФУ, г.Таганрог)

Официальные оппоненты доктор технических наук, профессор РУФИЦКИЙ Михаил Всеволодович (ВлГУ, г.Владимир);

доктор технических наук, профессор МУРАТОВ Александр Васильевич (ВГТУ, г.Воронеж);

доктор технических наук, профессор ЛЕБЕДЕВ Борис Константинович (ТТИ ЮФУ, г.Таганрог).

ВЕДУЩАЯ ОРГАНИЗАЦИЯ Московский государственный институт электронной техники (технический университет), г. Москва.

Защита состоится «17» декабря 2009 г. в 14 ч. 20 мин. на заседании диссертационного совета Д 212.208.23 в Южном федеральном университете по адресу: 347928, г. Таганрог, ул. Шевченко, 2, корп. Е, ауд. Е-306.

С диссертацией можно ознакомиться в зональной библиотеке Южного федерального университета.

Автореферат разослан: 2009 г.

Ученый секретарь диссертационного совета, д.т.н., профессор И. Б. Старченко.

Общая характеристика работы

Актуальность темы.

В ходе развития информационного общества и технологий в повседневную жизнь все больше проникают портативные носимые электронные устройства. К этому классу устройств можно отнести устройства мобильной связи и глобальной навигации, ноутбуки, карманные компьютеры, мультимедийные аксессуары, беспроводные датчики состояния здоровья спортсменов и многие другие.

Число разрабатываемых приложений удваивается с каждым годом, стремясь удовлетворить запросы потребителей инновационных решений. Различные технические новшества требуют все больше и больше энергии, что напрямую сказывается на длительности автономной работы портативных устройств. Высокие требования к качеству передаваемого голоса, скорости обработки и передачи аудио- и видеосигналов привели к необходимости увеличения объемов памяти, а также рабочей частоты процессора. Все это, конечно же, отражается на потребляемой энергии, а ее уровень становится одним из самых важных факторов при создании портативной электронной техники. В частности, в некоторых современных приложениях требования к эффективности энергопотребления становятся жизнеопределяющими. Ограниченные возможности энергозатрат приводят, особенно в случае использования радиосредств, к необходимости более тесного, локального взаимодействия между элементарными модулями сети и реализации стратегии согласованных групповых действий для выполнения поставленной задачи. Другими словами, в сенсорных сетях, для массового использования, элементарные модули должны быть очень маленькими и очень дешёвыми. Так, одной из целей разработчиков на ближайшие годы ставится достижение габаритов элементарного модуля порядка одного кубического миллиметра, энергопотребления менее милливатта и стоимости менее одного доллара.

Очевидны тенденции к непрерывному росту сложности данных устройств и, соответственно, повышению потребностей в обеспечении их достаточным количеством энергии. Удовлетворение современных требований к компактности, надежности и продолжительности непрерывной работы напрямую зависит от уровня энергопотребления электронных компонентов описанного класса устройств.

Учитывая непрерывное, хотя и относительно медленное, усовершенствование технологий создания энергоемких элементов питания, а также, с другой стороны, увеличение энергетических потребностей сложных портативных устройств можно предположить, что данные устройства всегда будут иметь конечное время непрерывной работы, которое необходимо будет продлять за счет различных методов оптимизации энергопотребления. Также с уменьшением габаритов должны уменьшаться и источники питания (миниатюрные аккумуляторы, солнечные батареи с небольшой площадью и т.п.), что при прочих равных условиях снижает их емкость или мощность. Помимо всего прочего, необходимость продления времени работы практически любых портативных автономных устройств между процессами зарядки, вероятно, не исчезнет никогда, даже с учетом успешного развития технологий источников питания.

Разработчики, кроме обеспечения цифровых устройств всей современной функциональностью, должны сделать их достаточно экономичными с точки зрения потребления энергии и работоспособными в широком диапазоне операционных и технологических факторов.

Методы снижения потребляемой мощности позволят устройствам работать без специального термального обслуживания, что приведет к более дешевым корпусам и малым размерам. Поскольку высокое энергопотребление влияет на надежность КМОП-схем, то, соответственно, снижение мощности повысит их запас прочности (живучести).

Реализация всех функциональных модулей вычислительных систем с использованием энергосберегающих технологий позволит создавать на одном кристалле функционально законченные устройства с высокой степенью интеграции, что значительно увеличит функциональную насыщенность, снизит массогабаритные параметры конечного продукта, увеличит его производительность.

В таких условиях энергопотребление становится одним из ограничивающих факторов, сдерживающих дальнейшее развитие портативной электронной техники.

В итоге актуальность разработки методов проектирования микроэлектронных цифровых устройств с низким энергопотреблением можно определить следующими основными факторами:

· наличием множества приложений (портативные компьютеры, средства навигации, средства связи, цифровая аудио- и видеотехника), которые должны сочетать высокую надежность и требуемое быстродействие с низким потреблением энергии для достижения заданной продолжительности автономной работы;

· необходимостью снижать потребляемую мощность для решения проблемы отвода тепла, т.к. это определяет массогабаритные показатели устройств;

· необходимостью решения проблемы проведения эффективного тестирования сложных функциональных цифровых устройств, при котором значительно возрастает рассеиваемая мощность.

Задачу проектирования вычислительных микроэлектронных систем с малым энергопотреблением возможно эффективно решить только с применением методов снижения потребления энергии на всех уровнях иерархии проекта. Ошибка на любом из уровней иерархии может свести на нет все успешные результаты на остальных. Например, проект CADRE (процессор цифровой обработки сигналов для мобильных телефонов), был хорошо оптимизирован на архитектурном и программном уровнях, но на схемном и логическом уровнях оказался неэффективен.

Состояние вопроса.

Слабым местом, которое существенно ограничивает возможности увеличения энергоэффективности современных микропроцессоров и систем-на-кристалле является цепь синхронизации. Высокая рабочая частота, большие сопротивление и емкость линий связи приводят к тому, что в цепях синхронизации современных сверхбольших интегральных схем (СБИС) рассеивается до 50% от общей мощности. Одним из перспективных решений данной проблемы является отход от самой концепции синхронизации и применение в проектировании цифровых устройств принципов асинхронной логики.

В настоящее время наиболее известными элементами, применяемыми для разработки самотактируемых, нечувствительных к задержкам схем, являются элементы NCL-логики (NULL Convention Logic). К недостаткам методов построения функциональных блоков на основе NCL-логики можно отнести: избыточность по числу транзисторов, относительное низкое быстродействие и высокое статическое и динамическое энергопотребление. Методы минтермного синтеза (Delay Insensitive Minterm Synthesis - DIMS) позволяют формировать схемы асинхронных логических блоков с помощью пороговых элементов, что также приводит к избыточности и, соответственно, низкой энергоэффективности.

Формирование логических схем без использования традиционных C-элементов и NCL-элементов позволит сократить длину пути прохождения сигнала, суммарную паразитную емкость, статическое и динамическое рассеяние энергии за счет уменьшения числа транзисторов, входящих в схему.

Сокращение аппаратных затрат не всегда ведет к сокращению энергопотребления системы. Один и тот же алгоритм можно реализовать аппаратно, программно или совместно аппаратно-программно. При аппаратной реализации достаточно большой вклад в рассеяние общесистемной мощности вносят блоки статической оперативной памяти. При программной реализации возможен резкий рост числа переключений элементов, что добавляет заметную часть динамической мощности и снижение быстродействия. Поэтому, как правило, оптимум энергоэффективности может быть достигнут при компромиссном аппаратно-программном решении, в частности, за счет минимизации объемов необходимой оперативной памяти.

В связи с ростом интеграции разработчики СБИС имеют возможность объединять на одном кристалле десятки больших сложных функциональных блоков (СФ-блоков IP-ядер) различного назначения, в том числе и микропроцессорные ядра. Одними из ключевых направлений развития систем-на-кристалле являются разработки по созданию структурированных систем коммуникации сетей-на-кристалле (Network on a Chip - NoC). Сеть-на-кристалле является коммуникационной системой IP-ядер на основе пакетной передачи данных и административного управления. За счет масштабируемости коммуникации NoC обеспечивают гибкое повторное использование разнородных IP-ядер.

Методы проектирования NoC на сегодня не позволяют учитывать совместно геометрические размеры топологии блоков, модели энергоэффективности соединений и трафик в системе. Сокращения числа транзакций и улучшения энергоэффективности систем-на-кристалле можно достичь с помощью оптимизации топологической архитектуры внутрикристальной сети.

Задачу оптимизации межблочных транзакций и распределения задач в NoC предлагается решить с помощью генетических алгоритмов, которые отличаются от других оптимизационных алгоритмов тем, что предполагают одновременный поиск в различных областях пространства решений. Элементы случайности позволяют преодолевать барьеры локальных оптимумов. Выбор способа кодирования модели оптимизационной задачи, а также набора генетических операторов, во многом определяет эффективность и качество применяемых генетических алгоритмов. Поэтому, разработка способа кодирования моделей и разработка генетических операторов для оптимизации межблочных транзакций, является актуальной в научном и практическом плане задачей.

Создание вычислительных устройств на основе квантовых клеточных автоматов позволяет резко сократить энергопотребление за счет их высокой энергоэффективности, обусловленной квантовыми эффектами. При этом недостаточно развиты и изучены методы эффективного построения топологии функциональных блоков, а также возможности их реализации на базе принципов асинхронной логики.

Существующие методологии разработки схем асинхронной логики позволяют реализовать маршрут автоматизированного проектирования микроэлектронных систем от функционального описания до топологии, однако сквозной маршрут проектирования асинхронных блоков в полностью автоматическом режиме пока недостижим. Поэтому, решением этого может быть создание методологии и программных средств автоматического проектирования асинхронных систем на различных иерархических уровнях.

Цель работы.

Целью диссертационной работы является разработка и исследование методов повышения энергоэффективности микроэлектронных систем на различных уровнях проектной иерархии - на схемотехническом, архитектурном, программном и технологическом, что позволит снизить их энергопотребление и, соответственно, увеличить длительность автономной работы.

Для достижения поставленной цели в работе решались следующие основные задачи по разработке и исследованию:

- методологии построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков с малым энергопотреблением;

- аналитических моделей для оценки энергопотребления и задержек сигналов асинхронными элементами и функциональными блоками;

- методов повышения энергоэффективности на архитектурном уровне, оптимизации межблочных транзакций и распределения задач в системах-на-кристалле для повышения их энергоэффективности, а также метода проектирования вычислительных устройств с малым энергопотреблением на основе квантовых клеточных автоматов;

- конструкций элементов асинхронной логики на основе квантовых клеточных автоматов;

- методологии и программных средств автоматизированного проектирования энергоэффективных асинхронных микроэлектронных систем-на-кристалле;

- методов проектирования асинхронных функциональных блоков с использованием языка C++ и построения VHDL-описаний функциональных блоков для повторного использования на основе описаний на языке SystemC.

Научная новизна:

- предложена методология построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков;

- получены аналитические модели для оценки энергопотребления и задержек сигналов асинхронными элементами и функциональными блоками, разработана методика нахождения оптимальных ширин каналов транзисторов для максимизации энергоэффективности;

- представлен метод повышения энергоэффективности микроэлектронных систем на архитектурном уровне;

- разработан метод оптимизации межблочных транзакций и распределения задач в системах-на-кристалле для повышения их энергоэффективности;

- предложен метод проектирования вычислительных устройств с малым энергопотреблением на основе квантовых клеточных автоматов;

- создана методология автоматизированного проектирования асинхронных микроэлектронных систем-на-кристалле;

- разработан метод проектирования асинхронных функциональных блоков с использованием языка C++.

Решение ряда новых задач повышения энергоэффективности, представленных в работе, стало возможно благодаря известным достижениям микро- и наноэлектроники и не противоречит их положениям, базируется на строго доказанных выводах прикладных наук, таких как математический анализ, математическая статистика, теория оптимизации и планирование эксперимента. Созданные методы, маршруты и программные проектирования систем-на-кристалле согласуются с опытом их разработки.

Предложенные теоретические положения и новые технические решения опробованы на основе вычислительных экспериментов.

Результаты исследований анализировались и сопоставлялись с известными экспериментальными данными других исследователей.

Практическая значимость

В соответствии с предложенными в диссертационной работе методами разработаны:

- алгоритмы и программы схемотехнического и топологического проектирования асинхронных функциональных блоков, а также оценки энергоэффективности синтезированных блоков;

- конструкции элементов цифровых функциональных блоков, а также элементов асинхронной логики на основе квантовых клеточных автоматов;

- маршрут проектирования СБИС на основе библиотеки элементов AMS-0,8 мкм для САПР Leonardo Spectrum;

- маршрут проектирования заказных СБИС от уровня поведенческого представления на языке VHDL до структурного описания в формате EDIF;

- маршрут сквозного проектирования специализированных СБИС на основе ПЛИС и заказных интегральных схем от поведенческого VHDL- и С++-описания до топологии;

- БИС арбитра шин многопроцессорной вычислительной системы на основе БМК серии 5503ХМ2, на основе ПЛИС, а также в виде проекта заказной интегральной схемы на библиотеке элементов HP-0,5 мкм;

- функциональное ядро пространственной высоко- и низкочастотной фильтрации высокопроизводительного видеопроцессора;

- функциональное ядро виртуального логического анализатора ПЛИС;

- сложно-функциональный блок пространственной фильтрации для определения амплитуд перепадов яркостей на изображении для системы-на-кристалле на ПЛИС;

- БИС декодера сверточных турбокодов по алгоритму MAP для спутниковой телекоммуникационной системы INMARSAT;

- проект статического ОЗУ для технологии кремний-на-изоляторе 0,8 мкм;

- компилятор (программное средство для синтеза) топологии статического ОЗУ для систем-на-кристалле.

Применение всех разработанных автором методов, моделей и маршрутов проектирования позволило создать вычислительные микроэлектронные системы с малым энергопотреблением.

Выполнены исследовательские и опытно-конструкторские работы по отработке предложенных методов повышения энергоэффективности на архитектурном и схемотехническом уровнях проектной иерархии систем-на-кристалле.

Предложенные идеи архитектурного преобразования функциональных блоков использованы при проектировании систем микроэлектронной техники.

Разработанные в диссертационной работе положения, методы и маршруты проектирования микроэлектронных систем позволили повысить качественные результаты при создании новых образцов микроэлектронной техники в проектных организациях электронной промышленности РФ.

В диссертации решена крупная научная проблема снижения энергопотребления микроэлектронной техники, имеющая хозяйственное значение, а также изложены научно обоснованные технические решения, внедрение которых внесет значительный вклад в развитие микроэлектронной промышленности страны и повышение ее обороноспособности.

Внедрение результатов работы.

Результаты работы использованы в научных исследованиях и разработках ГУ НПК «Технологический центр» МИЭТ (ТУ) (г. Москва), Научно-образовательного центра «Нанотехнологии» Южного федерального университета (г. Таганрог), ОАО НКБ ВС (г. Таганрог), ГКБ «Связь» (г. Ростов-на-Дону), использованы в НИР, выполненных по заданиям Министерства образования и науки РФ, а также внедрены в учебный процесс подготовки студентов Технологического института Южного федерального университета в г. Таганроге.

Апробация результатов работы.

Основные результаты диссертационной работы обсуждались и были одобрены на Всероссийских научно-технических конференциях с международным участием «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-97, ПЭМ-98) (Дивноморское, 1997, 1998 гг.), на XXVI Юбилейной Международной конференции и дискуссионном научном клубе «Новые информационные технологии в науке, образовании, телекоммуникации и бизнесе» (IT+SE'98) (Ялта-Гурзуф, 1998 г.), на XXXXIII-XXXXVI научно-технических конференциях ТРТУ (Таганрог, 1998 - 2001 гг.), Всероссийской НТК «Компьютерные технологии в науке, проектировании и производстве» (Нижний Новгород, 1999 г.), на Международных научно-технических конференциях «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-99, ПЭМ-2000) (Дивноморское, 1999, 2000 гг.), на 3-й международной НТК «Электроника и информатика XXI век» (Москва, 2000 г.), на XLVIII научно-технической конференции ТРТУ (Таганрог, 2003), International Conference On ASIC (ASICON 2003, Пекин, 2003), Второй Всероссийской научно-технической конференций (МИЭТ, Москва, 2003), XLIX научно-технической и научно-методической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТРТУ (Таганрог, 2004), IX международной научно-технической конференции «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-2004, Дивноморское, 2004), LI научно-технической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТРТУ (Таганрог, 2005), Х Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06, Таганрог, 2006), Конференции «Проблемы разработки перспективных микроэлектронных систем - 2006» (МЭС-06, Москва, 2006), Конференции «Автоматизация проектирования дискретных систем» (CAD DD'07, Минск, 2007), LV научно-технической конференций профессорско-преподавательского состава, аспирантов и сотрудников ТТИ ЮФУ (Таганрог, 2009).

Основные положения и результаты, выносимые на защиту:

- методология построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков;

- аналитические модели для оценки энергопотребления и задержек сигналов асинхронными элементами и функциональными блоками;

- метод повышения энергоэффективности микроэлектронных систем на архитектурном уровне;

- метод оптимизации межблочных транзакций и распределения задач в системах-на-кристалле для повышения их энергоэффективности;

- метод проектирования вычислительных устройств с малым энергопотреблением на основе квантовых клеточных автоматов;

- методология автоматизированного проектирования асинхронных микроэлектронных систем-на-кристалле;

- метод проектирования асинхронных функциональных блоков с использованием языка C++.

Публикации.

По результатам диссертационной работы опубликовано 39 печатных работ (из них: 12 в изданиях рекомендованных ВАК и одна монография), 17 отчетов по НИР и 2 свидетельства об официальной регистрации программ.

Структура и объем работы.

Диссертация состоит из введения, пяти глав с выводами и заключения, а также списка литературы и приложения. Работа изложена на 226 страницах машинописного текста, 88 рисунках, 6 таблицах и содержит список литературы из 309 позиций.

Краткое содержание работы

Во введении обоснована актуальность темы, сформулированы цель и задачи исследования, определены методы исследования, выделены научная новизна, основные защищаемые положения, приведены другие общие характеристики работы.

В первой главе приведена классификация источников рассеиваемой мощности и обзор методов снижения энергопотребления. Анализируются преимущества и недостатки существующих методов проектирования заказных СБИС с малым энергопотреблением.

В результате проведенного анализа существующих методов снижения энергопотребления были выбраны основные направления разработок и исследований, позволяющих повысить энергоэффективность на различных уровнях проектной иерархии микроэлектронных систем.

Асинхронная логика представляется одним из перспективных направлений развития цифровой микроэлектроники. В связи с этим основное внимание уделяется разработке эффективных методов, маршрутов и средств проектирования асинхронных цифровых систем.

Выбор асинхронных систем в качестве объекта исследования и разработки обусловлен несколькими факторами, влияющими на снижение энергопотребления:

I) Автоматическая остановка работы неиспользуемых компонентов.

Асинхронная система является полностью реактивной и представляет собой ансамбль коммуникационных процессов (модулей), которые находятся в неактивном состоянии до тех пор пока они не получат запрос информационное сообщение и данные для обработки. Существуют синхронные системы с возможность отключения тактового сигнала в отдельных блоках, однако они не достигают такого снижения энергопотребления как у асинхронных схем, поскольку определение моментов отключения блоков это сама по себе сложная задача, требующая дополнительных аппаратных ресурсов.

II) Автоматическое устранение паразитных переключений.

Потери энергии на нежелательные переключения в комбинационных синхронных схемах (например, арифметических блоках) могут достигать 30-40% от общей величины рассеиваемой мощности.

Сигналы, генерируемые в асинхронной схеме по определению являются корректными в любой момент времени и промежуточные неконтролируемые переключения недопустимы.

III) Отсутствие глобального тактирования.

В синхронных системах обеспечение глобального тактирования рассеивает до 50% общего уровня мощности. Напротив, в асинхронных системах глобальное тактирование заменено локальными сигналами взаимного подтверждения транзакций между соседними модулями. При этом, цена увеличения числа транзакций и аппаратных затрат не настолько высока, чтобы нивелировать эффект снижения потребляемой мощности. И этот эффект значителен.

IV) Изменение напряжения питания.

Асинхронные схемы (независимые от задержек) автоматически подстраивают скорость вычислений под сильно изменяющиеся операционные параметры, в частности, под напряжение питания.

Также, помимо описанных свойств, у асинхронных схем нет проблем с рассогласованием фронтов («гонок сигналов»). Асинхронные схемы позволяют разрабатывать системы нечувствительные к задержкам в цепях и нетребующие тщательной подгонки временных характеристик. Вкупе с этим легкость повторного использования делает применение асинхронные схем перспективным для различных технологий (с разными параметрами и проектными нормами).

Вторая глава посвящена разработке и исследованию методологии построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков, позволяющих снизить энергопотребление.

Проведен анализ работы асинхронных систем и особенностей протокольного взаимодействия. Разработано семейство методов схемотехнического построения асинхронных функциональных блоков для четырех различных способов реализации (динамической, статической основной, статической со «слабой» обратной связью и статической симметричной) для КМОП-технологии. В каждой схемотехнической реализации информационный сигнал является парафазным. Функциональные блоки, в отличие от метода минтермного синтеза, формируются не на основе пороговых элементов, а с помощью оптимизированных комбинаций транзисторных цепочек.

На рис. 1. показаны типы реализации С-элементов, для которых разработаны методы схемотехнического построения.



Рис. 1. Способы схемной реализации С-элементов: а) динамическая; б) статические основные; в) статические со «слабой» обратной связью; г) статические симметричные

Предлагается отдельно синтезировать схемы двух компонент формирования сигналов информационного выхода Q1 и Q0 (рис. 2) на основе таблицы истинности, описывающей функцию блока. Асинхронные блоки, построенные по предложенному методу, могут иметь множество информационных входов и только один информационный выход.



Рис. 2. Структурная схема двухпроводных динамических асинхронных элементов

Основные этапы методов построения схем функциональных блоков:

- на основе исходной таблицы истинности, описывающей тристабильные состояния информационных сигналов блока, составляется расширенная таблица истинности с бистабильными состояниями пары выводов информационных сигналов;

- формируются цепочки последовательно соединенных p-канальных транзисторов, устанавливающих сигналы Q1 и Q0 в состояние 0. На данном этапе строятся части схемы с именами «нули» для Q1 = 0 и Q0 = 0. В последовательные цепочки включаются транзисторы, входы которых по расширенной таблице истинности находятся в состоянии 0 при нахождении Q1 и Q0 в состоянии 0. Далее последовательные цепочки транзисторов соответствующих компонент объединяются параллельно;

- составляются цепочки последовательно соединенных n-канальных транзисторов, устанавливающих сигналы Q1 и Q0 в состояние 1. На данном этапе строятся части схемы с именами «нули» для Q1 = 1 и Q0 = 1. В последовательные цепочки включаются транзисторы, входы которых по расширенной таблице истинности находятся в состоянии 1 при нахождении Q1 и Q0 в состоянии 1. Далее последовательные цепочки транзисторов соответствующих компонент объединяются параллельно;



Рис. 3 Пример оптимизации транзисторных цепочек

- производится оптимизация полученных транзисторных цепочек, которые представляются соответствующим орграфом. Ребра орграфа направляются в одну выбранную сторону. Из графа, путем анализа путей из направленных ребер, удаляются петли и объединяются дублирующие друг друга узлы (см. рис. 3).

Теоретически функциональный блок, сформированный подобным образом, может содержать любое количество входов. Но в схемах с большим числом транзисторов (больше 8), соединенных последовательно, сопротивление цепочек может оказаться значительным и существенно снижать энергоэффективность. Поэтому, при построении относительно больших схем, устанавливаются ограничения на допустимые величины паразитных параметров (емкости, сопротивления).

Произведена оценка логической сложности схем, создаваемых по предложенному методу, а также сравнительный анализ с результатами применения NCL-методов. Для получения адекватных оценок сравниваемые схемы рассматривались без учета оптимизации. Логическая сложность схем прошедших оптимизацию будет зависеть от выполняемых ими аналитических функций.

Для оценки быстродействия предложенных схем и схем на основе NCL-элементов было проведено схемотехническое SPICE-моделирование. При моделировании рассматривались типичные случаи для анализа разницы быстродействия логических схем.

Сделан вывод о том, что предлагаемые методы построения асинхронных блоков позволяют, по сравнению с традиционными методами проектирования на основе NCL-логики, сократить число используемых транзисторов (в среднем до 60%) и снизить энергопотребление. Анализ эффективности процедур оптимизации транзисторных цепочек показал, что при возрастании числа входов суммарное число транзисторов в блоке сокращается более чем вдвое (для 5 входов и более). Дана рекомендация о том, что построение асинхронных логических блоков с количеством входов больше 5-6 делать нецелесообразно из-за резко возрастающей их логической сложности и заметному влиянию паразитных параметров.

С учетом схемотехнических особенностей проектируемых асинхронных блоков, разработаны аналитические модели оценки энергопотребления и задержки сигналов для всех рассматриваемых типов реализации. Параметрами моделей являются ширины транзисторов анализируемого, управляющего и нагрузочного элементов, а также технологические и топологические параметры МОП-транзисторов. Оговорены границы применимости данных моделей.

Предложенные модели позволяют на основе введенного интегрального критерия относительно быстро и с приемлемой точностью оценить энергоэффективность проектируемых асинхронных КМОП-элементов без применения ресурсозатратного моделирования.

На рис. 4 показана зависимость задержки динамического асинхронного элемента от ширины n-канальных транзисторов и их соотношения к ширине p-канальных (для длины канала 0,18 мкм).



Рис. 4 Зависимость задержки динамического элемента от ширины n-канальных транзисторов и их соотношения к ширине p-канальных (r)

На основе введенных выражений для подсчета потребляемой энергии и задержек сигналов получен интегральный критерий энергоэффективности для динамического элемента:

где E_t - общая потребляемая энергия; Del_total - общая задержка; r - отношение ширин каналов транзисторов; V_dd - напряжение питания; K_isubw1, K_dw, K_isubw2, K_Esc, K_isatw, K_gw, F_g, F_d, F_x - введенные коэффициенты; W ширина канала n-МОП транзистора; M ширина канала n-МОП транзистора в буферной части; W_Dr,W_L ширины каналов n-МОП транзисторов в управляющем и нагрузочном элементах; C_Z удельная емкость диффузионных областей; соотношение, определяемое следующим образом:

,

где б - коэффициент, равный 2 для длинных каналов и приблизительно 1,25 - для короткоканальных транзисторов; V_thn, V_thp - пороговые напряжения n- и p-канальных транзисторов соответственно; µ_n, µ_p - подвижности носителей заряда n- и p-типа соответственно.

На рис. 5 приведены зависимости задержки D, потребляемой энергии E и значения интегрального критерия G от ширины канала n-МОП транзисторов в динамическом элементе.

Рис. 5 Параметры динамического элемента

Ширина транзисторов является одним из основных параметров, которые можно изменять в процессе синтеза и оптимизации топологии. С помощью разработанных моделей найдены выражения для определения оптимальной ширины каналов n-МОП транзисторов в динамическом элементе:

Подобные выражения получены для всех 4-х реализаций асинхронных элементов.

Проведенный с помощью разработанных моделей анализ параметров различных КМОП-реализаций асинхронных блоков показал, что динамическая реализация обладает наилучшей энергоэффективностью, однако область ее применения ограничена заданными режимами работы схем. На рис. 6 показаны зависимости интегральных критериев от ширины транзисторов для различных реализаций асинхронных элементов.

Рис. 6 Интегральные критерии трех реализаций

На основе анализа результатов, полученных с помощью разработанных моделей и контрольного SPICE-моделирования (на моделях 5-го уровня) показано, что расхождение между ними составляет не более 8%. Качественная оценка полученных зависимостей производилась на основе типичных параметров технологий КМОП 0,18 мкм и 0,8 мкм. Также, предлагаемые модели пригодны для использования при КМОП-технологиях с меньшими топологическими размерами вплоть до проявления квантовых эффектов.

В третьей главе предлагаются методы снижения энергопотребления в цифровых устройствах на архитектурном уровне.

Разработан метод снижения энергопотребления в цифровых системах-на-кристалле за счет минимизации объемов необходимой оперативной статической памяти.

На первом этапе метода производится анализ реализуемого алгоритма и выявляются циклы и контейнеры для промежуточного хранения данных.

На втором этапе определяются возможности замены контейнеров промежуточного хранения данных на схемы, вычисляющие и выдающие результат к необходимому моменту времени. В большинстве случаев это целесообразно делать, т.к. энергозатраты на обращение к большому массиву памяти оказываются выше, чем на расчет нужных (производных промежуточных) данных.

На заключительном этапе метода производится формирование тел циклов в аппаратном виде, а управление их итерациями - в программном.

В качестве иллюстрации и с целью анализа эффективности разработанного метода показана минимизация энергопотребления асинхронной системы, реализующей алгоритм турбодекодирования. Энергопотребление процесса турбодекодирования является одним из важнейших факторов при разработке носимых портативных коммуникационных устройств, работающих, например, по одному из популярных стандартов передачи данных, таких как: W-CDMA (3GPP), CDMA2000 (3GPP2), UMTS/сети 3G, B3G/4G, DVB-RCS, IEEE 802.16/WiMAX, IEEE 802.11n.

Предлагается асинхронная архитектура последовательного турбодекодера (по алгоритму максимума апостериорной вероятности - MAP), которая позволяет значительно снизить уровень мощности, потребляемой при итеративном декодировании информационных сигналов (рис. 7). Снижение энергопотребления происходит за счет сокращения количества блоков необходимой оперативной статической памяти и применения асинхронной схемотехники, которая «упраздняет» глобальные тактирующие сигналы.

В ранних исследованиях показано, что в параллельной реализации SISO-декодера более 70% от общего объема потребляемой мощности расходуется памятью метрик состояний, 20% - памятью априорной информации, а остальное (около 10%) - блоками расчета метрик. Суммарная площадь блоков памяти, согласно тем же исследованиям, составляет в SISO-декодере около 80%. Это подтверждает утверждение, что при разработке малопотребляющих архитектур декодеров в первую очередь целесообразно сокращать объемы блоков памяти и число обращений к ним.

Рис. 7. Разработанная архитектура турбодекодера с малым энергопотреблением

В декодере максимально объединены аналогичные аппаратные ресурсы, в частности: декодеры SISO (Soft In Soft Output), перемежитель и деперемежитель. Хотя, декодирование с помощью одного (совмещенного) SISO-декодера может быть выполнено различными путями, предлагается оптимизировать ресурсы памяти и количество обращений к ней, за счет некоторых компромиссов в производительности.

Энергопотребление параметризуемой и масштабируемой архитектуры декодера было проанализировано с помощью модели, учитывающей размер модулей расчета метрик, разрядность данных, количество символов в пакете, степень кодирования, кодовое ограничение, количество итераций.

Эффективность предложенного метода повышения энергоэффективности за счет минимизации аппаратных ресурсов (объемов ОЗУ) доказана сравнительным анализом результатов проектирования с существующими архитектурами различных систем-на-кристалле. В частности, показано сравнение энергоэффективности декодера сверточных турбокодов по алгоритму MAP. Достигнуто сокращение в 2 раза по энергопотреблению и площади по сравнению с аналогами. Однако для достижения данных параметров по энергопотреблению, необходим компромисс по критерию производительности.

Первыми шагами на пути развития структурированных систем коммуникации и повторного использования IP-ядер явились разработки сетей-на-кристалле (Network on a Chip - NoC), являющихся частью систем-на-кристалле.

Для применения NoC в конкретном приложении необходимо определить связь каждой вершины графа задач (ГЗ) со своим компонентным ресурсом в архитектуре, а также сконфигурировать каждое IP-ядро под заданный набор задач, используя базовые средства управления компонентными ресурсами. В связи с этим, для определения связи вершин ГЗ с компонентными ресурсами, необходимо решить задачу покрытия многозадачного графа сети.

Разработан метод покрытия многозадачного графа сети и размещения разногабаритных СФ-блоков на поле кристалла. Вершины многозадачного графа сопоставляются узлам NoC при условии, что каждая из задач (однозадачный граф) должна выполняться за минимально возможное время, но не дольше заданного времени. Минимизируется суммарная длина связей между СФ-блоками.

Предложенный метод предназначен для построения пользовательских или стандартизованных сетей-на-кристалле, таких как AMBA, WISHBONE и др.

Исходная архитектура сети имеет матричный вид (рис. 8). Каждый узел сети это IP-ядро из заданной библиотеки, состоящей из L ядер. На рис. 8 обозначение К соответствует средствам управления компонентными ресурсами.

Рис. 8. Матричная архитектура сети

Исходные данные:

- размерности матричной архитектуры (X, Y) при условии 1 ? L XЧY;

- многозадачный граф, заданный как набор из S параллельных однозадачных графов, с общим количеством m вершин и n ребер. Каждая вершина V_i выполняет функцию f_i из заданного набора функций

F = {f_i : 0 i < m}.

Каждое ребро Ei имеет разрядность данных wj (0 j < n), т.е. размер слов при передаче между двумя вершинами, соединенных этим ребром;

- временные ограничения на S параллельных однозадачных графов: D₀,…,D_(s-1).

Времена выполнения функций F каждым типом IP-ядра из библиотеки устанавливаются в определенные значения. Если IP-ядро j не может выполнить функцию f_i, то время выполнения для него устанавливается равным бесконечности. Каждое IP-ядро k (0 k < L) имеет заданную размерность входных данных равную I_k и выходных - O_k.

В связи со специфичностью решаемой задачи целевая функция для алгоритма имеет некоторые особенности, поскольку трудно определить единственную целевую функцию, учитывающую временные требования для каждого однозадачного графа.

Целевая функция должна включать в себя оценки всех однозадачных графов и, поэтому, может быть представлена следующим образом:

TF = max {T₀/D₀, …, T_s-1/D_s-1},

где T_i - время критического пути однозадачного графа i.

Время критического пути однозадачного графа определяется как сумма задержек на ребрах и вершинах, принадлежащих критическому пути. Задержки на вершинах равны времени выполнения функций F. Задержками на ребрах являются времена прохождения данных между вершинами.

При данном определении целевой функции TF она должна быть минимизирована и ее значение не должно превышать 1.

Алгоритм оптимизации основан на моделировании генетической эволюции, для которого определен способ кодирования хромосом и необходимые генетические операторы.

Кодирующая хромосома включает в себя информацию о точном соответствии вершин многозадачного графа и типов IP-ядер. Поскольку архитектура NoC матричного типа, то кодирующая хромосома H может представлять из себя строку, в которой каждый ген g является типом IP-ядра, а их порядковый номер - положением в матрице графа:

H = {g_i : 0 g_i L; i = 1…XЧY}.

Предлагается использовать метод подсчета целевой функции задачи покрытия сети с учетом геометрии топологических отображений IP-блоков. Данный метод состоит из следующих этапов:

I. На основе значений генов хромосомы H IP-ядра, соответствующих типов, располагаются на плоскости, таким образом, чтобы они были на достаточном друг от друга расстоянии, не касаясь. Взаимное расположение IP-ядер на плоскости определяется порядковыми номерами их генов. Центры блоков совпадают с положение узлов графа.

Рис. 9. Эскиз NoC для вычисления целевой функции

II. Уплотнение блоков, начиная с левого нижнего угла плана кристалла:

а) текущим назначается блок левой нижней вершины графа;

б) текущий блок помещается без зазоров в свободное левое нижнее пространство между двух смежных ему блоков (нижним и левым). Если текущим блоком является блок, назначенный в п. «а», то он помещается в левый нижний угол плана;

в) текущим назначается блок, узел которого является следующим в порядке обхода графа. Обход графа производится по принципу сканирования диагоналей. Если остались не размещенные блоки, то переход к п. «б», иначе к п. «г»;

г) стягивание областей средств управления компонентными ресурсами (см. рис. 8 - области К), которые изначально произвольно располагались в блоках. Стягивание производится по направлению к центру плана кристалла.

д) перестроение архитектуры сети, на основе триангуляции, сформированной на центрах областей К (см. рис. 9).

III. Подсчет целевой функции.

Оценка энергоэффективности межсоединений в проектируемой сети-на-кристалле производится на основе моделей межсоединений. На рис. 10 показана модель межсоединений в системе-на-кристалле.

Рис. 10. Модель линии передачи в сети-на-кристалле

Передающий блок включает в себя набор буферов, которые нагружены линией передачи. Линия передачи подключена к нескольким принимающим блокам, каждый из которых имеет входной терминал с минимальным инвертором.

Интегральный критерий для оценки энергоэффективности:

где C_mini - входная емкость минимального инвертора; C_mino - выходная емкость минимального инвертора; в - коэффициент прогрессии увеличения размеров выходных буферов в цепочке; m - число буферов в цепочке; RC_min - время распространения сигнала через минимальный инвертор; L_c - средняя длина стороны принимающего блока; L_sp - расстояние между принимающими блоками; N - число принимающих блоков; C_pin - емкость вывода; C_int - погонная емкость линии передачи; V_dd - напряжение питания.

Анализ разработанного метода сокращения транзакций показал, что улучшение энергоэффективности систем-на-кристалле достигается за счет оптимизации топологической архитектуры внутрикристальной сети.

Эффективность предложенного метода оптимизации транзакций доказана сравнительным анализом с существующими методами распределения задач в графе, которые не учитывают реальных размеров и ориентацию топологии блоков в сочетании с моделями энергоэффективности межсоединений. Среднее сокращение энергопотребления достигает 20%.

Достоверность разработанных аналитических моделей была проверена путем сопоставления с эталонным SPICE-моделированием на моделях 5-го уровня. Расхождение в оценке нетрассированных соединений с трассированными достигает 50 %.

Четвертая глава посвящена разработке методов проектирования вычислительных устройств на основе квантовых клеточных автоматов (Quantum Cell Automata - QCA).

Перенос принципов классической КМОП-схемотехники цифровых устройств на устройства с QCA невозможен, поскольку в их основах лежат разные концепции. В ранних работах предлагались подходы к решению проблем, возникающих при архитектурном проектировании вычислительных устройств с QCA. Однако существует ряд до конца нерешенных задач, таких как задачи сокращения количества числа ячеек в одной временной зоне, унификация топологии временных зон, уменьшение потерь полезной площади, построение обратных информационных связей и др.

Разработан метод построения схем QCA функций четырех переменных. Схемы состоят из двух рангов: в первом ранге - три мажоритарных элемента, во втором - один, объединяющий выходы элементов первого ранга (рис. 11).

Рис. 11. Обобщенная схема, состоящая из мажоритарных элементов

Целью процедур метода является определение наборов имен входов (множеств S) трех мажоритарных элементов, расположенных в первом ранге схемы. Каждый такой набор (множество) составляется из имен входных сигналов из алфавита

Z = {a, b, c, d,a,b,c,d, 0, 1},

мощность которого |Z| = 10. Множество имен входов состоит из трех элементов

S = {i1,i2,i3},

где i1 Z, i2 Z, i3 Z.

Другими словами, решается задача поиска решения из всех возможных сочетаний имен (элементов множества Z):

M{S Z}.

Разработанный метод состоит из следующих этапов:

- установка начальных ограничений;

- определение возможных вариантов;

- определение дополнительных ограничений второго элемента для каждого варианта первого элемента;

- определение дополнительных ограничений третьего элемента для каждого варианта первого и второго элементов;

- выбор окончательного варианта.

На первом этапе выбираются любые две позиции, имеющие значения 0 и 1 в целевой карте Карно (функции четырех переменных). Учитывая особенности принятой схемы можно сделать вывод о том, что в обеих выбранных позициях будут те же самые значения хотя бы в одной из карт элементов первого ранга. Дополнительно в одной (только одной) из позиций другой карты можно закрепить ее исходное значение. Подобное закрепление значений в позициях одной из карт является ограничением рассматриваемых вариантов (сужением диапазона сочетаний).

На втором этапе на основе поставленных ограничений определяется диапазон возможных вариантов решения. Для этого составляется система из двух булевых уравнений:

,

где P₁ и P₂ - значения всех сигналов из множества Z для двух заданных позиций в картах Карно.

На основе полученных уравнений строятся графы условных связей между именами в наборах S. Для каждого уравнения получают два графа - один для разрешенных сочетаний, другой - для запрещенных.

На третьем этапе определяются дополнительные ограничения для каждого варианта. Если начальные ограничения устанавливались для одного из элементов, то данные ограничения устанавливаются для другого (второго) элемента первого ранга.

Для полученных ограничений, как и на втором этапе, строится система булевых уравнений подобно приведенной системе уравнений, но количество уравнений будет зависеть от количества позиций с новыми ограничениями. Как правило, количество таких позиций находиться в диапазоне от 2 до 8.

На следующем этапе определяются ограничения для третьего элемента при заданных картах первых двух элементов. Для получения ограничений карты третьего элемента анализируются значения в позициях целевой карты и карт упомянутых элементов. В среднем количество позиций с ограничениями в карте третьего элемента лежит в диапазоне от 6 до 12.

На последнем этапе производится сравнение карт выбранных вариантов и целевой карты.

Эффективность предложенного метода проектирования функциональных блоков на основе квантовых клеточных автоматов доказана результатами сравнительного анализа с существующими методами проектирования на основе мажоритарных элементов. Сокращение числа элементов в среднем достигает 3 раз. Снижение времени проектирования до 14 раз.

Разработаны и исследованы схема и конструкция NCL-элемента 2-из-2 с логическим гистерезисом, позволяющим реализовать принципы асинхронной логики при синтезе функциональных блоков QCA. Предложенная схема обеспечивает функционирование элемента с гистерезисом (рис. 12). Круговая стрелка показывает петлю памяти, по которой циклически перемещаются данные. Топология, реализующая предложенную схему NCL-элемента показана на рис. 13.

Рис. 12. Схема NCL-элемента 2-из-2 с логическим гистерезисом для технологии QCA

Рис. 13. Топология NCL-элемента 2-из-2 (яркость заливки соответствует определенной тактирующей зоне)

Для функциональной верификации работы разработанного элемента был использован метод бистабильного моделирования, а также САПР QCADesigner, распространяемая по открытой лицензии.

В методе бистабильного моделирования принимается во внимание то, что каждая ячейка это простая система с двумя состояниями. Поскольку экспериментальные данные о временах переключения ячеек отсутствуют, то моделирование не включает в себя временную информацию. С использованием функции отклика вычисляется состояние каждой ячейки относительно других ячеек, попадающих в эффективный радиус. Данное вычисление производится итеративно до тех пор, пока описание всей системы не сойдется к заданной допустимой погрешности.

Хотя данный подход достаточен для функциональной верификации проектов, он не может быть использован для достоверного динамического моделирования. Но он из-за принятых упрощений может быть полезен для относительно быстрого моделирования больших схем.

В пятой главе предлагается методология проектирования асинхронных схем, основой которой являются разработанные автором методы, алгоритмы и программные средства, интегрированные в сквозной маршрут прямой конвертации синхронных проектов, полученных на основе традиционных инструментов, таких как VHDL и С++, в их асинхронный функциональный аналог. Преимущества данного подхода в том, что все функции тестирования и отладки могут быть произведены на оригинальной синхронной версии проекта и прямая трансляция требует от разработчика минимального вмешательства в процесс построения асинхронного проекта.

...