Методы оптимизации энергопотребления в микроэлектронных системах

Традиционный подход к выполнению подобной конвертации состоит в так называемой десинхронизации, когда все синхронные элементы и структуры заменяются их асинхронными аналогами. Далее проводится оптимизация по различным параметрам (быстродействие, занимаемая площадь, энергопотребление). В частности, в ранних работах описан маршрут с применением коммерческих САПР, однако он ориентирован только на методологию NCL-проектирования и может быть применен для реализации разработанных автором методов и программных средств.

Для повышения эффективности разработки асинхронных СБИС, за счет использования лучших достижений «синхроники» и новых методологий построения асинхронных схем, предлагается маршрут сквозного проектирования, этапы реализации которого базируются на разработанных автором методах, алгоритмах и программных средствах, а также существующих (синхронных) коммерческих подсистемах САПР (рис. 14). Этапы, заключенные в пунктирную область, содержат разработанные на основе предложенных автором методов алгоритмы и программные средства.

В маршруте присутствуют следующие этапы:

- Определение требований для проекта.

- Разработка функциональных описаний на языке программирования высокого уровня С++ или SystemC.

- Формирование HDL-описания (HDL - Hardware Description Language) цифрового устройства путем трансляции из функциональных описаний на языке С++ (SystemC) или самостоятельного создания HDL-кода.

- Моделирование и отладка HDL-описания.

энергопотребление мощность асинхронный цифровой

Рис. 14. Маршрут проектирования асинхронных схем

- Логический синтез с использованием коммерческих компиляторов. Получение RTL-описания (RTL - Register Transfer Level) проекта.

- Оптимизация RTL-описания и повторный синтез в базис универсальных n-входовых элементов (n = 1, 2, 3, 4).

- Формальная верификация на логическом уровне.

- Создание логических таблиц для всех универсальных элементов, входящих в синтезированную схему.

- Схемотехнический (на транзисторном уровне) синтез каждого универсального элемента.

- Сборка схемы на транзисторном уровне.

- Верификация общей транзисторной схемы с использованием SPICE-симулятора.

- Топологический синтез каждого универсального элемента.

- Общий топологический синтез схемы из универсальных элементов.

- Экстракция схемы из топологии.

- Формальная верификация схемы.

С этапа оптимизации и повторного синтеза в базис универсальных (1-4)-входовых элементов начинается использование разработанных автором (частично или полностью) методов и процедур, относящихся к асихронике. Первой из таких процедур является автоматическая конвертация синхронных схем в базис, удобный для синтеза функциональных блоков асинхронных схем. На данном этапе проводится декомпозиция комбинационной части синхронной схемы в сеть из универсальных n-входовых элементов (рис. 15), причем n может принимать значения от 1 до 4. Ограничение сверху на число n входов универсального элемента обусловлено особенностями схемотехники асинхронных элементов с логическим гистерезисом.

Рис. 15. Декомпозиция на универсальные элементы

На этапе создания логических таблиц для каждого универсального (1-4)-входового элемента схемы строится промежуточная таблица истинности, предназначенная для выполнения схемотехнического синтеза на следующем этапе.

На этапе схемотехнического (на транзисторном уровне) проектирования универсального элемента формируются нечувствительные к задержкам элементы, ориентированные на работу с двухпроводными сигналами по 4-фазному протоколу. Данный этап выполняется с помощью специализированного программного модуля, который воспринимает файлы формата .Elg и выводит результат, как во внутреннем формате, так и в SPICE-формате для цифро-аналогового моделирования.

После схемного синтеза элементов производится их общая сборка в единую схему, включающую в себя все двухсигнальные цепи и сигналы подтверждения.

Для асинхронных схем более важно логическое, нежели схемотехническое моделирование, которое может быть проведено на упрощенном уровне. Это становится возможным благодаря тому, что корректность функционирования асинхронных схем гораздо менее подвержена технологическим разбросам и слабо зависит от условий эксплуатации СБИС. В этом одно из их достоинств.

Конечно, полностью исключить схемотехническое моделирование асинхронных схем нельзя, из-за необходимости оценивать их динамические параметры. В зависимости от сложности проекта циклы схемотехнического моделирования и проектирования топологии могут выполняться на разных уровнях иерархии проекта, чередуясь с этапами верификации топологии и коррекции электрической схемы.

При топологическом синтезе универсальных элементов многократно выполняется процедура формирования рисунков слоев для каждого универсального элемента. Для этой цели используется разработанная автором специализированная подсистема САПР, которая синтезирует топологию с применением оптимизации по различным параметрам.

При формировании топологии применяется разработанный метод на основе стандартных ячеек. Каждая ячейка представляет собой топологический рисунок (1-4)-входового стандартного элемента фиксированной высоты. Ширина ячейки определяется, во-первых, технологическими нормами, во-вторых, количеством входов и, в-третьих, параметризацией конкретного элемента.

Этап общего топологического синтеза схемы на основе блоков универсальных элементов подразумевает сборку общей топологии СБИС с использование рисунков элементов, полученных на предыдущем этапе. Данный этап может проводиться как специализированной, разработанной автором, подсистемой, так и коммерческими САПР, поскольку необходимые процедуры являются традиционными и оперируют с заранее подготовленной по правилам метода библиотекой элементов.

Новизна предлагаемого маршрута проектирования состоит в использовании уникальных методов, алгоритмов, процедур и программных средств на различных его этапах.

С целью реализации данного маршрута проектирования разработаны алгоритмы и программные средства, выполняющие ряд описанных выше процедур. В частности, были разработаны подсистемы САПР для схемотехнического и топологического синтеза асинхронных функциональных блоков.

Для выполнения начального (подготовительного) этапа предложенного маршрута проектирования - получения поведенческого описания на VHDL, разработан метод полностью автоматического формирования VHDL-описаний на основе С++-кода.

Разработка и отладка исходного кода алгоритма, как правило, значительно упрощаются, когда они выполняются с помощью высокоуровнего языка традиционного программирования (C/C++, Паскаль и т.п.), поскольку одни и те же спецификации могут быть использованы как при моделировании, так и при схемном синтезе в общем маршруте проектирования.

Большинство программистов и разработчиков алгоритмов привыкли описывать процедуры для последовательной вычислительной машины. Для того, чтобы создавать эффективные алгоритмы для аппаратной реализации необходимы знания и опыт в области схемотехники (концепции параллельности вычислений, конвейеризации, учета задержек и др.).

Автоматическая трансляция алгоритмов, описанных на C++ в синтезируемое описание на языке VHDL позволит решить подобные проблемы. Однако во многих случаях прямая трансляция не может быть произведена, поскольку возникают трудности учета параллелизма, конвейеризации и обеспечения синтезируемости окончательного описания.

Разработан метод трансляции алгоритмов с языка C++ в синтезируемое подмножество языка VHDL, который позволяет учесть вышеописанные особенности аппаратной реализации алгоритмов асинхронной логики. Получаемый VHDL-код далее используется для синтеза асинхронных схем.

В рамках метода задаются правила написания программ на С++:

- специально определяются функции для трансляции;

- функции, неподлежащие трансляции не должны возвращать никакого значения, т.е. в ней отсутствует оператор return, а тип возвращаемого значения - void;

- функции, подлежащие трансляции не должны вызывать библиотечных функций, которые не имеют исходного кода или потенциально несинтезируемые (например, printf и др.). Если есть необходимость в вызове другой функции, то она должна иметь исходное описание;

- входные данные - обычные аргументы функции, а возвращаемые - ссылочные переменные;

- все переменные в транслируемой функции должны быть статическими;

- каждый вызов (во время моделирования) транслируемой функции с фиксированным набором аргументов, соответствует одному такту рабочей частоты аппаратной реализации.

Также предлагаются принципы построения VHDL-описаний асинхронных блоков на основе языка SystemC, который фактически является библиотекой классов, учитывающей особенности аппаратной реализации функций проекта (сигналы, параллельность выполнения и др.).

Эффективность предложенного метода трансляции функциональных описаний на языке С++ в VHDL-описания с учетом особенностей асинхронной логики доказана результатами сравнительного анализа с существующими методами проектирования систем-на-кристалле, которые либо не предназначены для разработки асинхронных систем, либо не позволяют прямую трансляцию с исполнимых спецификаций. Сокращение времени проектирования достигает в среднем 50%.

Эффективность предложенного маршрута сквозного проектирования асинхронных систем, интегрирующего в себе разработанные и известные методы была показана апробацией на примере проектов микроконтроллера, турбодекодера, криптопроцессора и др. Сокращение времени проектирования асинхронных систем достигает в среднем 90%.

В приложении представлены документы о внедрении результатов диссертационной работы.

Основные результаты работы

В рамках диссертационной работы предложены и исследованы методы повышения энергоэффективности вычислительных систем, реализующихся по технологии КМОП и на основе квантовых клеточных автоматов. В частности разработаны:

- методология построения цифровых асинхронных компонентов систем-на-кристалле, включая схемотехнические основы создания асинхронных функциональных блоков. Данная методология позволяет сократить число транзисторов в асинхронных блоках и повысить их энергоэффективность;

- аналитические модели для оценки энергопотребления и задержек сигналов асинхронными элементами и функциональными блоками, позволяющие на основе введенного интегрального критерия относительно быстро и с приемлемой точностью (до 8%) оценить энергоэффективность проектируемых элементов без применения ресурсозатратного моделирования. Модели предназначены для использования в САПР СБИС асинхронной логики;

- методика нахождения оптимальных ширин каналов транзисторов для максимизации энергоэффективности;

- метод повышения энергоэффективности на архитектурном уровне. Анализ и апробация данного метода на примере разработки архитектуры турбодекодера показали, что получаемые решения отличаются от аналогов меньшими, минимум в 2 раза, энергопотреблением и площадью. Предложенные идеи архитектурного преобразования функциональных блоков использованы при проектировании новых систем микроэлектронной техники.

- метод оптимизации межблочных транзакций и распределения задач в системах-на-кристалле для повышения их энергоэффективности;

- метод проектирования вычислительных устройств с малым энергопотреблением на основе квантовых клеточных автоматов;

- конструкции элементов асинхронной логики на основе квантовых клеточных автоматов;

- методология автоматизированного проектирования асинхронных микроэлектронных систем-на-кристалле. Данная методология проектирования в виде маршрута реализуется с помощью существующих средств САПР и разработанных программных средств,

- метод проектирования асинхронных функциональных блоков с использованием языка C++, который позволил сократить время проектирования микроэлектронных систем;

- метод построения VHDL-описаний малопотребляющих функциональных блоков для повторного использования на основе описаний на языке SystemC. Данный метод использован в общем маршруте проектирования для сокращения временных затрат на разработку микроэлектронных систем;

- маршрут проектирования СБИС на основе библиотеки элементов AMS-0,8 мкм для САПР Leonardo Spectrum;

- маршрут проектирования заказных СБИС от уровня поведенческого представления на языке VHDL до структурного описания в формате EDIF;

- проект БИС арбитра шин многопроцессорной вычислительной системы, выполненный на библиотеке элементов HP-0,5 мкм;

- БИС арбитра шин для многопроцессорной вычислительной системы на основе БМК серии 5503ХМ2;

- проект БИС арбитра шин для многопроцессорной вычислительной системы на основе ПЛИС;

- проект БИС декодера сверточных турбокодов для спутниковой телекоммуникационной системы INMARSAT;

- проект статического ОЗУ для технологической линейки кремний-на-изоляторе;

- подсистема САПР для синтеза топологии статического ОЗУ для систем-на-кристалле.

Публикации по диссертации в изданиях из Перечня ВАК

1. Ковалев А.В. Асинхронный MAP-декодер с пониженным энергопотреблением// Вестник компьютерных и информационных технологий. № 7, 2009. - с. 49-55.

2. Ковалев А.В., Коноплев Б.Г., Бибило П.Н. Маршрут проектирования с автоматической конвертацией проектов синхронных СБИС в асинхронные // Известия вузов. Электроника. № 3(77), 2009. - с. 18-25.

3. Ковалев А.В. Метод проектирования быстродействующих асинхронных цифровых устройств с малым энергопотреблением // Известия вузов. Электроника. № 1, 2009. - с. 48-53.

4. Konoplev B.G., Kovalev A.V., Kalskov V.V. New Method for Improving Quantum-Algorithm Reliability // Russian Microelectronics ISSN 1063-7397, 2007, Vol. 36, No. 2, pp. 135-138. © Pleiades Publishing, Ltd., 2007.

5. Коноплев Б.Г., Ковалев А.В., Кальсков В.В. Метод повышения надежности работы квантовых алгоритмов // Микроэлектроника, 2007. №2. - с. 15 - 21.

6. Ковалев А.В. Метод проектирования цифровых асинхронных устройств с малым энергопотреблением // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 2005. № 9(53). - с. 123.

7. Ковалев А.В. Метод проектирования систем-на-кристалле на основе сетевых алгоритмов // Известия вузов. Электроника. № 2, 2005. - с. 49-53.

8. Ковалев А.В. Методика и программные средства автоматического синтеза библиотечных элементов для модулей статических ОЗУ // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 2004. № 1(36). - с. 116-120.

9. Ковалев А.В., Коноплев Б.Г., Рындин Е.А. Генератор топологии статических ОЗУ // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 2003. № 1(30). - с. 113-114.

10. Ковалев А.В. Четырехсторонние логические элементы заказных СБИС // Известия ТРТУ. Таганрог: Изд-во ТРТУ, 2001. №1(19). с. 95.

11. Ковалев А.В. Логические элементы для деформируемых субблоков заказных БИС // Известия ТРТУ. Таганрог: ТРТУ, 2000. №3(17). с. 155-159.

12. Ковалев А.В., Коноплев Б.Г. Метод мозаичного синтеза топологии заказных СБИС // Известия вузов. Электроника. № 4, 1999. - с.23-29.

Монография

13. Ковалев А.В. Технологии энергосбережения в микроэлектронных устройствах // Таганрог: Изд-во ТТИ ЮФУ, 2009. - 100 с.

Основные публикации по диссертации в других изданиях

14. Коноплев Б.Г., Ковалев А.В., Будяков А.В. Комплект СФ-блоков для систем обработки и криптозащиты цифровых сигналов // Электронные компоненты, 2007. №2. - с. 11 - 16.

15. Ковалев А.В., Коноплев Б.Г. Графический редактор для проектирования заказных СБИС // Материалы Всероссийской НК «Радиоэлектроника, микроэлектроника, системы связи и управления» (РЭС-97). Таганрог: ТРТУ, 1997. - 43-46.

16. Ковалев А.В., Коноплев Б.Г. Генератор топологии фрагментов СБИС // Труды IV Всероссийской НТК с международным участием «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-97). - Дивноморское, 1997. - с.88-90.

17. Ковалев А.В., Коноплев Б.Г. Алгоритм размещения фрагментов микросхемы для кремниевого компилятора // Материалы НТК «Радиоэлектроника и электротехника в народном хозяйстве». - Москва, 1998. - с.75-78.

18. Ковалев А.В., Коноплев Б.Г. Методология синтеза топологии заказных БИС на основе фрагментов с «плавающими контактами». Methodology of the ASIC layout syntheses on the base of fragment with «floating contacts» // Труды XXV Юбилейной Международной конференции и дискуссионного научного клуба «Новые информационные технологии в науке, образовании, телекоммуникации и бизнесе» (IT+SE'98). - Ялта-Гурзуф, 1998. - с. 98-102.

19. Ковалев А.В., Коноплев Б.Г. Логические элементы для заказных быстродействующих матричных СБИС // Труды V Всероссийской НТК с международным участием «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-98). - Дивноморское, 1998. - с. 140-142.

20. Ковалев А.В., Коноплев Б.Г., Рындин Е.А. Расчет надежности систем с учетом устройств управления // Труды VI Международной НТК «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-99). - Дивноморское, 1999. с. 141.

21. Ковалев А.В. Логические элементы для деформируемых субблоков заказных СБИС // Труды VI Международной НТК «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-99). - Дивноморское, 1999. с. 151

22. Ковалев А.В. Метод быстрой экстракции паразитных емкостей топологии интегральных схем // Труды VII международной НТК «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-2000). - Дивноморское, 2000. Ч.2. - с. 84-85.

23. Ковалев А.В. Описание положения блоков СБИС древовидной структурой // Тезисы докладов V Всероссийской НТК «Техническая кибернетика, радиоэлектроника и системы управления» (КРЭС-2000). - Таганрог: ТРТУ, 2000. - с. 228.

24. Ковалев А.В. Структура представления данных о размещении блоков СБИС // Электроника и информатика XXI век. Третья Международная НТК: Тезисы докладов. М.: МИЭТ, 2000. - 230 с.

25. Ковалев А.В., Коноплев Б.Г. Генетический алгоритм размещения разногабаритных блоков СБИС // Перспективные информационные технологии и интеллектуальные системы. Таганрог: ТРТУ, 2001, № 5. с. 71-87.

26. Ковалев А.В. Подсистема многоуровневой канальной трассировки микроэлектронных компонентов интегральных схем // Всероссийская НТК «Электроника»: Тезисы докладов. - М.: МИЭТ, 2001. - с. 86 -87.

27. Ковалев А.В., Коноплев Б.Г. Методика размещения блоков СБИС на основе генетической эволюции // Труды международного конгресса «Искусственный интеллект в XXI веке» (ICAI'2001). М.: Изд-во Физико-математической литературы, 2001. с.695704.

28. Ковалев А.В., Коноплев Б.Г. Представление положения разногабаритных блоков СБИС направленным графом // Труды международных конференций «Искусственные интеллектуальные системы» (IEEE AIS'02) и "Интеллектуальные САПР" (CAD-2002). Научное издание. - М.: Изд-во Физико-математической литературы, 2002. с.308-314.

29. Ковалев А.В. Метод формирования триггерных кластеров СБИС // Электроника и информатика - 2002. Труды IV Международной НТК. Ч. 1. - М.: МИЭТ, 2002. - с. 341-343.

30. Konoplev B.G., Ryndin E.A., Kovalev A.V. An Embedded Static RAM Generator Based on a Parameterized Library // Proceedings of International Conference On ASIC (ASICON 2003), Beijing, China, Oct. 21-24, 2003. - 140 -147 pp.

31. Ковалев А.В. Метод распределения цепей синхронизации компонентов микроэлектронных систем // «Электроника». Вторая Всероссийская НТК. - М.: МИЭТ, 2003. - с. 247-248.

32. Ковалев А.В., Козловский А.Е. Алгоритм трансляции топологических файлов из формата CIF в формат SOURCE // «Электроника». Вторая Всероссийская НТК. - М.: МИЭТ, 2003. - с. 212-213.

33. Ковалев А.В. Разработка метода построения VHDL-описаний СФ-блоков для повторного использования в системах обработки изображений на основе описаний на языке SystemC // Труды IX международной НТК «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-2004). - Дивноморское, 2004. Ч.2. - с. 43-46.

34. Ковалев А.В., Кальсков В.В. Средства моделирования квантовых алгоритмов // Труды Х Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06). - Таганрог, часть 2, 2006. - с. 35-36.

35. Ковалев А.В. IP-блок декодирования сверточных турбокодов // Труды Х Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06). - Таганрог, часть 2, 2006. - с. 143-146.

36. Ковалев А.В., Зыонг М.З. Аппаратное самотестирование компонентов RISC-процессора // Труды Х Международной НК и школы-семинара «Актуальные проблемы твердотельной электроники и микроэлектроники» (ПЭМ-06). - Таганрог, часть 2, 2006. - с. 146-149.

37. Ковалев А.В., Коноплев Б.Г. Комплект СФ-блоков для систем обработки и передачи видеоизображений // Проблемы разработки перспективных микроэлектронных систем - 2006 (МЭС-06). Сборник научных трудов / под общ.ред. А.Л. Стемпковского. - М.: ИППМ РАН, 2006. - с. 353-356.

38. Ковалев А.В., Будяков А.В. Встраиваемый блок криптозащиты с интерфейсом AMBA AHB // Проблемы разработки перспективных микроэлектронных систем - 2006 (МЭС-06). Сборник научных трудов / под общ.ред. А.Л. Стемпковского. - М.: ИППМ РАН, 2006. - с. 357-360.

39. Ковалев А.В. Метод синтеза энергосберегающих функциональных асинхронных блоков систем-на-кристалле // Автоматизация проектирования дискретных систем (Computer-Aided design of Discrete Devices - CAD DD'07): Материалы Шестой международной конференции, 14-15 ноября 2007 г., Минск. Т.1. - Минск: ОИПИ НАН Беларуси, 2007. С. 137-142.

Свидетельства об официальной регистрации программ для ЭВМ

40. Итенберг И.И., Ковалев А.В., Коноплев Б.Г. и др. Свидетельство №2003612336 от 14.10.2003 г.

41. Коноплев Б.Г., Ковалев А.В., Рындин Е.А. Свидетельство №2004611653 от 12.07.2004 г.

Личный вклад диссертанта в работы, опубликованные в соавторстве, состоит в том, что основные задачи, составляющие содержание диссертации, были поставлены им самостоятельно и доведены до практического решения. В частности:

в [2] разработан маршрут и алгоритмы проектирования асинхронных СБИС с использованием автоматической конвертации проектов;

в [4, 5] предложен и исследован метод построения квантовых вычислительных устройств;

в [9] разработан метод, алгоритмы и программные средства топологического синтеза блоков статического ОЗУ с малым энергопотреблением;

в [12] предложен метод топологического синтеза СБИС с малым энергопотреблением;

в [14-20, 25, 27, 28, 30, 32, 34, 36, 37, 38] разработаны СФ-блоки для систем обработки и криптозащиты цифровых сигналов, алгоритм и программное обеспечение для проектирования заказных СБИС, алгоритм и программное обеспечение для генерации топологии фрагментов СБИС, алгоритм размещения фрагментов микросхемы для кремниевого компилятора, методология синтеза топологии заказных БИС на основе фрагментов с «плавающими контактами», Логические элементы для заказных быстродействующих матричных СБИС, генетический алгоритм размещения разногабаритных блоков СБИС, методика размещения блоков СБИС на основе генетической эволюции, представление положения разногабаритных блоков СБИС направленным графом, алгоритм трансляции топологических файлов из формата CIF в формат SOURCE, средства моделирования квантовых алгоритмов, метод аппаратного самотестирования компонентов RISC-процессора, проект встраиваемого блока криптозащиты с интерфейсом AMBA AHB.

в [40,41] разработаны алгоритмы и исходные коды.

Таганрог.

Типография ТТИ ЮФУ. 2009 г.

Зак. № ___. Тираж 150 экз.

Размещено на Allbest.ru