Вычислительная техника в измерительных информационных системах

Рис. 8.3.1. Структурная схема и обозначение RS-триггера.

Графическое изображение RS-триггера приведено на рис. 8.3.1б. Закон функционирования может быть описан табл. 8.2.

Таблица 8.2.

St	Rt	Qt	Qt+1
0	0	0	0
0	0	1	1
0	1	0	0
0	1	1	0
1	0	0	1
1	0	1	1
1	1	0	-
1	1	1	-

Как следует из таблицы, при комбинации сигналов S^t=1, R^t=0 триггер переходит в состояние 1 (Q^t+1=1) независимо от предыдущего состояния Q^t. При наборе сигналов S^t=0, R^t=1 триггер устанавливается в состояние0 (Q^t+1=0). Комбинация сигналов S^t=1, R^t=1 является запрещенной, так как она приводит к нарушению работы триггера и неопределенности его состояния.

В RS-триггерах с прямыми входами управляющим воздействием обладают единичные уровни сигналов. Сигналы, которые приводят к переключению элемента, называются активными. Для элементов ИЛИ-НЕ, используемых для построения RS-триггера, активным сигналом является уровень 1.

Таблица состояний триггера в момент t+1 может быть задана с помощью карт Карно (рис. 8.3.2.), которые являются аналогом диаграмм Вейча. Используя карту Карно можно построить минимальную булеву функцию для описания функционирования RS-триггера:

Рис. 8.3.2. Карта Карно асинхронного для RS-триггера.

Из полученного выражения видно, что RS-триггер устанавливается в состояние 1 при воздействии входного уровня S^t=1 либо остается в состоянии 1, если R^t=0 и триггер был в состоянии Q^t=1

Синхронный RS-триггер со статическим управлением

Синхронный RS-триггер со статическим управлением отличается от асинхронного наличием C-входа, на который поступают синхронизирующие (тактовые) сигналы. Синхронный триггер состоит из асинхронного RS-триггера и комбинационного цифрового устройства (рис. 8.4.1.).

Рис. 8.4.1. Структурная схема синхронного RS-триггера.

Как видно из рис. 8.4.1, синхронный триггер построен из элементов И-НЕ. Схема 1 представляет собой КЦУ с тремя входами S, C, R и двумя выходами. Схема 1 состоит их двух логических схем И-НЕ. Схема 2 представляет собой асинхронный RS-триггер на элементах И-НЕ. При С=0 входные логические элементы схемы КЦУ блокированы. Их входы принимают значения 1 и не зависят от входных сигналов R и S.

Для асинхронного RS-триггера на элементах И-НЕ набор из единичных сигналов является нейтральным. Триггер будет сохранять свое состояние. При С=1 входные логические элементы схемы КЦУ открыты для передачи информации сигналов R и S на входы асинхронного RS-триггера. Следовательно, синхронный триггер при наличии разрешающего сигнала будет работать по правилам для асинхронного триггера. Закон функционирования асинхронного RS-триггера на элементах И-НЕ может быть задан табл. 8.4.

Таблица 8.4.

Ct	St	Rt	Qt	Qt+1
0	0	0	0	0
0	0	0	1	1
0	0	1	0	0
0	0	1	1	1
0	1	0	0	0
0	1	0	1	1
0	1	1	0	0
0	1	1	1	1
1	0	0	0	0
1	0	0	1	1
1	0	1	0	0
1	0	1	1	0
1	1	0	0	1
1	1	0	1	1
1	1	1	0	-
1	1	1	1	-

Карта Карно, описывающая работу синхронного RS-триггера на элементах И-НЕ, представлена на рис. 8.4.2.

Рис. 8.4.2. Карта Карно синхронного RS-триггера.

Используя карту Карно, можно получить минимальную булеву функцию для описания работы синхронного RS-триггера:

Легко увидеть, что синхронный RS-триггер принимает состояние 1, если на входы С и S поступают уровни 1, или сохраняет единичное состояние Q^t при отсутствии единичных сигналов на входе С или R.

Условное графическое изображение синхронного RS-триггера на элементах И-НЕ приведено на рис. 8.4.2. Синхронные RS-триггеры строятся и на логических элементах ИЛИ-НЕ, а так же на их сочетаниях.

Рис. 8.4.2. Обозначение синхронного RS-триггера.

Общее время установления состояния триггера равно сумме задержек передачи сигнала через цепочку из трех логических элементов с задержкой t_З в каждом:

.

При этом длительность сигнала t_С на входе С должна превышать время переключения t_Т:

.

Длительность паузы t_П между двумя сигналами на входе С должна быть достаточной для переключения входных элементов в КЦУ (схема 1 на рис. 8.4.1.).

.

Следовательно, минимальный период повторения синхронизирующих сигналов на входе С равен , а наибольшая частота .

Универсальный JK-триггер

Универсальный JK-триггер, схема которого приведена на рис. 8.5.1а, представляет собой двухступенчатый синхронный триггер. Как видно из рисунка, JK-триггер состоит из двух ассинхронных RS-триггеров с инверсными входами и двух КЦУ, каждое из которых содержит две схемы И-НЕ с тремя входами каждая.

а)

б)

Рис. 8.5.1. Структурная схема и обозначение JK-триггера.

Закон функционирования JK-триггера задается табл. 8.5. JK-триггер отличается от синхронного RS-триггера тем, что не имеет запрещенных сигналов на входах J и K. Кроме того, при J=1 и К=1 триггер изменяет свое состояние на противоположное, т.е. работает как триггер со счетным входом (Т-триггер).

Таблица 8.5.

Ct	0	0	0	0	1	1	1	1
Jt	0	0	1	1	0	0	1	1
Kt	0	1	0	1	0	1	0	1
Qt	Qt	Qt	Qt	Qt	Qt	Qt	Qt	Qt
Qt+1	Qt	Qt	Qt	Qt	Qt	0	1

При С=0 входы J и К заблокированы и, следовательно, оказываются заблокированными входы S и R ведущего триггера 1. При С=1 в соответствии с информационными сигналами на входах J и К устанавливается состояние ведущего триггера. При этом на входы S и R ведомого триггера 2 поступают сигналы, при которых его предыдущее состояние сохраняется. При С=0, входы триггера 1 закрыты для входной информации, входы триггера 2 открываются и состояние ведущего триггера воспринимается ведомым триггером. Графическое изображение JK-триггера представлено на рис. 8.5.1б.

Одним из широко используемых вариантов построения является схема JK-триггера с входной логикой (рис. 8.5.2а). Условное обозначение триггера дано на рис. 8.5.2б. При С=1 вторая ступень блокирована, а информационные сигналы устанавливают состояние первой ступени. При сигнале С=0 вторая ступень воспринимает состояние первой. Требуемое начальное состояние триггера устанавливается с помощью сигналов, подаваемых на входы RS-триггеров первой и второй ступени. В схеме триггера имеется по три конъюктивно связанных входа J и К. Другими словами, в структурную схему триггера встроены логические элементы. Их можно использовать для построения сложных схем.

а)

б)

Рис. 8.5.2. Структурная схема и обозначение JK-триггера с входной логикой.

Т-триггеры

Т-триггеры, или триггеры со счетным входом, могут быть получены из JK-триггера при соединении обоих информационных входов J и К и подаче на них уровня 1 (рис. 8.6.1.).

Рис. 8.6.1. Обозначение Т-триггера.

Функционирование Т-триггера описывается в табл. 8.6. В качестве счетного входа Т используется вход С. При подаче сигнала на вход Т-триггер будет переключаться в состояние, противоположное предыдущему.

Таблица 8.6.

Ct	Jt	Kt	Qt	Qt+1
0	1	1	Qt	Qt
1	1	1	Qt

JK-триггер в таком режиме выполняет функцию Т-триггера. Следует заметить, что уровень для входов J и К (входов элементов И-НЕ) является пассивным сигналом. Поэтому для получения Т-триггера из JK триггера можно не предусматривать входы J и К в схеме (рис. 8.6.2а). Разновидностью Т-триггера является ТV-триггер, в котором вход V является управляющим. При V=1 TV-триггер превращается в Т-триггер. При V=0 TV-триггер сохраняет свое состояние неизменным (рис. 8.6.2б).

Рис. 8.6.2. Варианты реализации Т-триггера.

D-триггер

D-триггер, или триггер задержки, имеет один информационный вход (D-вход) и вход для синхронизации С. Основное назначение D-триггера - задержка сигнала, поданного на вход D. D-триггер может быть получен из JK-триггера соединением входа J с входом К через инвертор НЕ. Полученный таким образом вход будет называться D-входом. Схема D-триггера представлена на рис. 8.7.1а. Условное обозначение D-триггера приведено на рис. 8.7.1б.

Рис. 8.7.1. Структурная схема и обозначение D-триггера.

Функционирование D-триггера описывается табл. 8.7. Под действием синхросигнала С информация, поступающая на вход D, принимается в триггер, но на выходе Q появляется с задержкой на один такт.

Таблица 8.7.

Ct	Jt	Kt	Qt	Qt+1
0	0	1	Qt	Qt
0	1	0	Qt	Qt
1	0	1	Qt	0
1	1	0	Qt	1

Контрольные вопросы.

1. Какое устройство называется последовательностным? Опишите его структуру.

2. Проведите классификацию триггеров.

3. Каковы основные характеристики триггеров?

4. Опишите работу RS-триггера с прямыми входами с помощью структурной схемы, таблицы истинности.

5. Опишите работу RS-триггера со статическим управлением с помощью структурной схемы, таблицы истинности.

6. Опишите работу универсального JK-триггера по структурной схеме и таблице истинности.

7. Опишите работу Т-триггера по структурной схеме и таблице истинности.

8. Опишите работу Д-триггера по структурной схеме и таблице истинности.

Типовые ПЦУ

Регистры.

Регистром называется последовательностное цифровое устройство, используемое для хранения и выполнения логических преобразований над n-разрядным двоичным числом. Регистр представляет собой упорядоченную последовательность триггеров, число которых соответствует числу разрядов в слове. С каждым регистром обычно связано некоторое КЦУ, с помощью которого обеспечивается выполнение логических операций или микроопераций над n-разрядными словами в ПЦУ. В регистре могут выполняться следующие микрооперации: прием слова из другого ПЦУ, передача слова из регистра в другое ПЦУ, поразрядные логические операции, сдвиг слова влево или вправо на заданное число разрядов, преобразование последовательного кода слова в параллельный и обратно, установка регистра в начальное состояние (сброс). Схемы выполнения микроопераций реализуется с помощью КЦУ.

Схема регистра для хранения n-разрядного двоичного слова приведена на рис. 9.1.1а. Регистр S состоит из n триггеров. Состояние регистра определяется состоянием триггеров. Оно представляется набором выходных сигналов в парафазном коде . На регистр S может быть подано для хранения двоичное n-разрядное слово X={x_n, x_n-1, ..., x₁} с помощью совокупности входных сигналов в парафазном коде .

Если на входы поступают сигналы X_i, равные 0 или 1, то триггеры регистра S устанавливаются в состояния в соответствии со значениями переменных X_i. Триггеры регистра сохраняют значение S=X до прихода новых входных сигналов. В регистре S_(n) каждый i-ый элемент (триггер) соответствует двоичной переменной S_i и является i-ым разрядом регистра S. Число разрядов в регистре определяет его длину.

Используемое для регистров условное обозначение дано на рис. 9.1.1б. Указываются наименование регистра (S), старший (n) и младший (1) разряды.

Состояние регистра представляется целым числом в двоичной системе счисления. Для сокращения записи состояния регистра можно использовать восьмеричную и шестнадцатеричную формы представления двоичных чисел. Состояние регистра можно представить не только в двоичном алфавите, но и в любом другом.



Рис. 9.1.1. Структурная схема регистра и его обозначение.

Регистры играют важную роль при построении сложных цифровых устройств. Фактически любое цифровое устройство можно представить в виде совокупности регистров, соединенных друг с другом с помощью соответствующих схем КЦУ рис. 9.1.2.

Рис. 9.1.2. Структурная схема цифрового устройства, использующего регистры и КЦУ.

Анализ схемы регистра позволяет отметить характерную особенность - однородность (регулярность) структуры.

Регистр состоит из однотипных элементов (триггеров), которые регулярно размещены друг относительно друга. Однородность элементов с регулярным размещением их в регистре позволяет существенно упростить процессы изготовления, контроля, эксплуатации. Упрощается так же описание и изучение регистра. Регистр можно описать совокупностью однотипных автоматов. Достаточно задать автоматное описание для одного элемента регистра и указать число элементов. Регулярность схемы регистра позволяет прийти к выводу о возможности построения регулярных схем КЦУ для выполнения микроопераций на множестве однотипных элементов. Это дает возможность довольно просто осуществлять синтез схемы КЦУ, сводя его к синтезу многократно повторяющейся схемы КЦУ для одного разряда регистра и схемы, обеспечивающей взаимодействие (при необходимости) двух соседних разрядов. Такой подход позволяет свести сложное описание КЦУ в виде совокупности булевых функций от переменных к простому описанию КЦУ. При этом КЦУ можно представить в виде повторяющегося n раз набора булевых функций от конечного числа m переменных, где mn.

В зависимости от типа выполняемых в регистре микроопераций различаются следующие типы регистров:

с параллельным приемом и выдачей информации;

с последовательным приемом и выдачей информации;

с последовательным приемом и параллельной выдачей информации;

с параллельным приемом и последовательной выдачей информации.

В зависимости от числа входных и выходных каналов регистры делятся на однофазные (сигналы передаются по одному каналу) и парафазные (передача сигналов по двум каналам). Парафазные регистры реализуются на RS-триггерах, а однофазные - на D-триггерах. Регистры характеризуются числом разрядов и быстродействием, определяемым максимальной тактовой частотой приема, передачи и сдвига информации.

Регистры памяти

Регистр с параллельным приемом и выдачей информации называется регистром памяти. В качестве элементов регистра памяти используются синхронные D-триггеры при однофазных входных сигналах (рис. 9.1.3.) или RS-триггеры при парафазных входных сигналах (рис. 9.1.4.).

Предварительная установка регистра в нулевое состояние осуществляется посылкой “Установить 0” на асинхронные входы сброса триггеров. Изменение информации в регистре происходит после изменения сигналов на входах X при поступлении сигнала на вход синхронизации С.

«Уст. 0» «Уст. 0»

Рис. 9.1.3. Регистр памяти на Рис. 9.1.4. Регистр памяти на D-триггерах. RS-триггерах.

Регистры сдвига

Регистры с последовательным приемом или выдачей информации получили название регистров сдвига.

В регистре сдвига вправо первый разряд вводимого числа X₁ подается на вход одного, крайнего слева, разряда S_n регистра и вводится в него при поступлении первого сигнала синхронизации С. С приходом следующего сигнала синхронизации значение X₁ c выхода разряда S_n вводится в разряд S_n-1, а в разряд S_n поступает X₂. В каждом такте производится сдвиг поступающей информации на один разряд вправо. После n сдвигов синхронизации весь регистр оказывается заполненным разрядами числа X, и первый разряд числа X₁ появится на выходе S₁. Если подать последовательность из n сигналов синхронизации и на вход разряда S_n подать X=0, то из регистра будет выводиться число X через выход S₁ и в конце вывода регистр будет освобожден от хранения числа X. Регистры сдвига реализуются на D-триггерах (рис. 9.1.5.) или RS-триггерах (рис. 9.1.6.). В последней схеме для ввода информации в первый разряд включается схема инвертора.

Рис. 9.1.5. Структурная схема регистра сдвига на D-триггерах.



Рис. 9.1.6. Структурная схема регистра сдвига на RS-триггерах.

Для параллельного вывода информации из регистра сдвига необходимо все выходы разрядов регистра сдвига подключить к различным полюсам S_n, S_n-1, ..., S₁. Для реализации регистров сдвига применяются так же триггеры с динамическим управлением по входу С. Применение таких триггеров гарантирует нормальную работу регистра сдвига. Схема регистра сдвига влево на D-триггерах с динамическим управлением представлена на рис. 9.1.7.

Рис. 9.1.7. Структурная схема регистра сдвига влево.

Комбинируя схемы сдвига вправо и влево и используя управляющие сигналы, можно построить регистр сдвига в обоих направлениях. Такой регистр называется реверсивными (рис. 9.1.8.). При подаче разрешающего сигнала на управляющий вход V₁ включается схема сдвига вправо. Реверсивный регистр при этом превращается в регистр сдвига вправо. При подаче разрешающего сигнала на управляющий вход V₂ включается схема сдвига влево. Реверсивный регистр превращается в регистр сдвига влево.

Рис. 9.1.8. Структурная схема реверсивного регистра.

В регистрах сдвига влево и вправо разряды двоичного кода выходят за пределы разрядного регистра. Если соединить выход крайнего правого разряда регистра со входом крайнего левого разряда, то получим схему кольцевого (циклического) регистра сдвига. Реверсивные регистры можно использовать для построения стековых регистров, имеющих единственный общий вход и выход. Такие регистры работают по принципу “первый вошел - последний вышел”. Стековые регистры называются так же регистрами магазинного типа.

Возможно так же совмещение в одной схеме регистра памяти и регистра сдвига. На рис. 9.1.9. представлена схема, выполняющая функции 4-разрядного регистра памяти и 4-разрядного регистра сдвига влево. В каждом разряде регистра использован D-триггер с двумя D-входами и двумя управляющими V-входами. При подаче V₁=0 D-входы, используемые в схеме сдвига, отключаются и схема превращается в схему регистра памяти с однофазными входами и парафазными выходами. При подаче V₂=1 разрешается прием информации, которая поступает на входы в параллельной форме и при подаче разрешения на вход синхронизации С передается в регистр. Если подается V₁=1, то схема превращается в схему регистра сдвига влево. В такой схеме прием информации осуществляется параллельно, а выдача либо последовательно либо параллельно.

Рис. 9.1.9. Схема, совмещающая регистр памяти и регистр сдвига влево.

На рис. 9.1.10. показано условное графическое изображение схемы регистра памяти и сдвига. Стрелка, стоящая рядом с символом регистра RG, указывает направление сдвига.

Рис. 9.1.10. Графическое обозначение регистра памяти и сдвига.

Применение регистров.

Регистры находят применение при выполнении различных временных преобразований информации. Регистры сдвига используются в схемах умножения и деления: сдвиг числа влево и вправо на один разряд соответствует его умножению или делению на два. Регистры можно использовать для задержки передаваемой информации на n тактов. В сложных ПЦУ, состоящих из большого числа регистров, возникает необходимость передачи слов с одного регистра на другой. Это можно осуществить с помощью специальной микрооперации передачи слова. Два регистра соединяются друг с другом с помощью КЦУ, реализующего управляемую схему передачи. Передачу слова из регистра S в регистр R можно записать в виде микрооперации передачи R:=S.

Cчетчики.

Основные понятия.

Последовательностное цифровое устройство, обеспечивающее хранение информации и выполнение над ним микрооперации счета, называется счетчиком.

Микрооперация счета заключается в изменении значении числа С в счетчике на 1. Счетчик, в котором выполняется микрооперация счета С:=С+1, называется суммирующим, а счетчик, реализующий микрооперацию С:=С-1, - вычитающим. Счетчик называется реверсивным, если реализуются обе микрооперации.

Основным параметром счетчика является модуль счета К_С, определяемый максимальным числом единичных сигналов, которое может быть сосчитано счетчиком. Счетчик, содержащий n двоичных разрядов, может находиться в состояниях 0, 1, 2, …., 2ⁿ-1. При поступлении на вход суммирующего счетчика 2ⁿ-й единицы он переходит из состояния 2ⁿ-1 в состояние 0. Таким образом, n-разрядный суммирующий двоичный счетчик имеет модуль счета К_С=2ⁿ.

Счетчики характеризуются так же быстродействием, которое определяется допустимой частотой входных сигналов и временем установки состояния счетчика.

Счетчики обычно реализуются на Т-триггерах. Однако для их построения могут применяться не только триггеры со счетным входом, но и D-триггеры, JK-триггеры.

Счетчики можно классифицировать по нескольким признакам. В зависимости от направления счета различают суммирующие (с прямым счетом), вычитающие (с обратным счетом) и реверсивные (с прямым и обратным счетом). По способу организации схемы переноса различаются счетчики с последовательным и параллельно-последовательным переносом. В зависимости от наличия синхронизации различают синхронные и асинхронные счетчики.

При маркировке для обозначения счетчика используются буквы ИЕ. Конструктивно счетчики выполняются в виде совокупности интегральных схем - триггеров, соединенных соответствующим образом или в виде одной интегральной схемы, содержащей многоразрядный счетчик.

Суммирующие двоичные счетчики

В суммирующем двоичном n-разрядном счетчике, состоящем из триггеров, реализуется счетная последовательность чисел. Эта последовательность начинается с 0. Очередное число в этой последовательности получается прибавлением единицы к предыдущему числу. После того как последовательность доходит до максимального числа 2ⁿ-1, она снова проходит через 0 и повторяется. В счетчике с n триггерами число возможных состояний равно 2ⁿ, модуль счета К_C так же равен 2ⁿ. Каждому состоянию счетчика соответствует число в счетной последовательности от 0 до 2ⁿ-1.Рассмотрим устройство двоичного 3-разрядного суммирующего счетчика. В таком счетчике можно реализовать счетную последовательность от 0 до 2³-1=7. Последовательность чисел может быть задана совокупностью 3-разрядных двоичных чисел b₃b₂b₁: 000, 001, 010, 011, 100, 101, 110, 111. Поставим в соответствие каждому разряду b_i числа выход триггера Q_i. В 3-разрядном счетчике с выходами Q₃Q₂Q₁ будет реализовываться счетная последовательность от 0 до 7.

Счетчик может быть реализован с использованием двухступенчатых триггеров Т со счетным входом. Схема двоичного 3-разрядного суммирующего счетчика представлена на рис.9.2.1. В этой схеме исходное состояние счетчика устанавливается подачей сигнала по шине “Уст.0.” Триггеры Т изменяют свое состояние с окончанием входного сигнала, т.е. после перехода от уровня 1 к 0. Входной сигнал по шине С₀ подается на счетный вход триггера 1. Работа счетчика может быть описана с помощью временной диаграммы (рис. 9.2.1).

Рис. 9.2.1. Структурная схема и временные диаграммы суммирующего счетчика.

Закон функционирования счетчика можно представить в виде табл. 9.1., условное изображение счетчика приведено на рис. 9.2.2.

Таблица 9.1.

Номер комби-нации	С0	Состояния триггеров
		Qt3	Qt2	Qt1	Qt+13	Qt+12	Qt+11
1	1	0	0	0	0	0	1
2	1	0	0	1	0	1	0
3	1	0	1	0	0	1	1
4	1	0	1	1	1	0	0
5	1	1	0	0	1	0	1
6	1	1	0	1	1	1	0
7	1	1	1	0	1	1	1
8	1	1	1	1	0	0	0

Рис. 9.2.2. Графическое обозначение двоичного счетчика.

Работу счетчика можно так же представить как процесс суммирования предыдущего значения счетчика с единицей. Такое суммирование выполняется по обычным правилам выполнения операции сложения чисел в двоичной системе.

Вычитающие и реверсивные двоичные счетчики..

В вычитающих счетчиках с приходом очередного счетного сигнала предыдущий результат уменьшается на единицу. В вычитающем двоичном n-разрядном счетчике реализуется счетная последовательность чисел, начиная с 2ⁿ-1 и кончая 0. Очередное число в этой последовательности получается вычитанием единицы из предыдущего числа. После получения значения 0 последовательность повторяется. Порядок смены состояний вычитающего счетчика может быть описан табл. 9.2.

Таблица 9.2.

Номер комби-нации	С0	Состояния триггеров
		Qt3	Qt2	Qt1	Qt+13	Qt+12	Qt+11
1	1	1	1	1	1	1	0
2	1	1	1	0	1	0	1
3	1	1	0	1	1	0	0
4	1	1	0	0	0	1	1
5	1	0	1	1	0	1	0
6	1	0	1	0	0	0	1
7	1	0	0	1	0	0	0
8	1	0	0	0	1	1	1

Из таблицы следует еще одно отличие вычитающего счетчика от суммирующего: триггер каждого предыдущего разряда переходит в другое состояние при сигнале займа, обратном сигналу переноса в суммирующем счетчике. Поэтому вычитающий счетчик в отличие от суммирующего строится так, что со входом каждого последующего триггера соединяется инверсный выход предыдущего триггера. Схема вычитающего счетчика с последовательной передачей переносов приведена на рис. 9.2.3.

Рис. 9.2.3. Структурная схема вычитающего счетчика с последовательным переносом.

Функционирование i-ого разряда вычитающего счетчика можно описать логическими выражениями переноса П_i+1 разности С_i по табл. 9.3.

Таблица 9.3.

bi	Пi	Ci	Пi+1
0	0	0	0
0	1	1	1
1	0	1	0
1	1	0	0

Таблица получается на основании анализа особенностей вычитания единицы из двоичного числа. Из табл. 9.3. следуют логические выражения:

Разность С_i определяется тем же выражением, что и в суммирующем счетчике, поэтому перенос должен подаваться на счетный вход триггера Т. В отличие от суммирующего счетчика в выражении для П_i+1 вместо bi используется . Следовательно, на элементы И, формирующие переносы, подаются сигналы с инверсионных выходов триггера. Для ускорения работы вычитающих двоичных счетчиков могут использоваться схемы с параллельным и с параллельно-последовательным переносом.

В реверсивном счетчике объединяются схемы суммирующего и вычитающего счетчиков. Кроме того, существует возможность управления направлением счетчика, для чего предусматривается дополнительное КЦУ.

В реверсивном счетчике на Т-триггерах (рис. 9.2.4а) счетные сигналы поступают на вход Т-триггера через логические элементы, если они открыты единичными сигналами с выходов предыдущих разрядов.

Для счетных сигналов предусмотрены два входа. Если счетчик работает как суммирующий, сигналы счета следует подавать на вход «+1». Для вычитающего счетчика сигналы счета подаются на вход «-1». На выходе счетчика, обозначенном «15», сигнал появляется при переходе счетчика в состояние с номером 15, в котором все триггеры установлены в состояние 1. На этом выходе формируется сигнал переноса в следующий счетчик. На выходе «0» сигнал появляется при заполнении счетчика нулями. Это сигнал займа в следующий счетчик в схеме вычитающего счетчика. Условное обозначение реверсивного счетчика с двумя входами приведено на рис. 9.2.4б.

Рис. 9.2.4. Структурная схема реверсивного счетчика и его графическое обозначение.

Синхронные и асинхронные двоичные счетчики..

Двоичные счетчики, состояние триггеров которых изменяется одновременно под воздействием сигнала синхронизации на входах всех триггеров, получили название синхронных. Схема синхронного счетчика со сквозным переносом на Т-триггерах приведена на рис. 9.2.5а., его условное обозначение дано на рис. 9.2.5б.



а)

б)

Рис. 9.2.5. Структурная схема счетчика со сквозным переносом и его обозначение.

Синхронные счетчики используются в синхронных цифровых системах. Последовательностные цифровые устройства в этих системах обычно зависят друг от друга и управляются от общего источника синхросигналов. В таких условиях нужно, чтобы все триггеры во всех ПЦУ изменяли свое состояние одновременно по сигналу синхронизации, чтобы текущее состояние триггеров использовалось для определения их следующего состояния. Применяемая здесь схема со сквозным переносом легко наращивается простым добавлением схемы И с двумя входами. Однако для определения значения самого правого входа Т n-разрядного счетчика необходимо время, равное времени распространения сигнала через одну схему И, умноженному на n-1.

Проектирование сумматоров на основе ПЦУ

Из типовых функциональных узлов КЦУ и ПЦУ можно строить сложные устройства обработки информации. Рассмотрим проектирование одного из важных устройств обработки информации - сумматора. С помощью многоразрядного сумматора можно реализовать микрооперацию сложения С:=X+Y, где X и Y - n-разрядные двоичные числа.

Выполнение операций алгебраического сложения, вычитания, умножения и деления сводится к последовательности микроопераций сложения, сдвига, инвертирования. Для реализации этих операций необходимо использовать сумматоры, которые содержат в своем составе регистры. Такие сумматоры принято называть накапливающими. Накапливающий сумматор содержит в своем составе регистр, на котором перед началом микрооперации хранится слагаемое, а после выполнения микрооперации С:=С+Y - сумма.

В зависимости от способа ввода кодов слагаемых различаются накапливающие сумматоры последовательного и параллельного действия. Сумматор последовательного действия (рис. 9.3.1.) состоит из одноразрядного сумматора, выходы которого соединены с входом D-триггера и регистром сдвига Pr3. Для подачи на входы сумматора разрядов слагаемых используются регистры Pr1 и Pr2, а для приема разрядов суммы - регистр Рг3. В сумматор коды чисел вводятся в последовательной форме младшим разрядом вперед. С первым тактовым сигналом на сумматор подаются цифры первых разрядов слагаемых X₁ и Y₁. Процесс циклически повторяется до выполнения сложения над всеми разрядами чисел X и Y.



Рис. 9.3.1. Структурная схема сумматора последовательного действия.

В сумматоре параллельного действия для присваивания сумме начального значения сначала реализуется микрооперация установки С:=0. Накапливающий сумматор состоит из регистра для хранения и комбинационного сумматора, с помощью которого вычисляется сумма.

В качестве основного элемента накапливающего одноразрядного сумматора может использоваться триггер со счетным входом. Если на счетный вход триггера Т_i, установленного предварительно в 0, подать последовательно сигналы одноразрядных слагаемых X_i, Y_i и переноса П_i, то по окончании этого процесса триггер устанавливается в состояние, определяющее значение одноразрядной суммы. Сигнал переноса П_i+1 в следующий разряд вырабатывается, если по сигналу Y_i или П_i триггер переключается из единичного состояния в нулевое.

Простейший двоичный сумматор на триггерах со счетным входом строится по схеме с последовательным переносом (рис. 9.3.2.).



Рис. 9.3.2. Структурная схема сумматора параллельного действия.

Сложение двоичных чисел X={X_n, X_n-1, …, X₁} и Y={Y_n, Y_n-1, …, Y₁} выполняется в три такта. В первом такте выполняется микрооперация С:=0. Во втором такте в сумматор заносится код слагаемого X. В третьем такте - код слагаемого Y. Если после второго такта (после записи числа X) триггер i-ого разряда находится в состоянии 1 и на его вход поступит сигнал Y_i=1, то триггер перейдет в состояние 0. При этом на инверсном выходе триггера сформируется сигнал переноса в следующий разряд. Если триггер следующего (i+1)-го разряда находиться в состоянии 1, то сигнал переноса переведет этот триггер в состояние 0. Перенос будет распространяться по цепи переносов до триггера, который находится в состоянии 0 после передачи на сумматор кода Y. По окончании переносов триггеры сумматора устанавливаются в состояние, соответствующее коду суммы: С=X+Y. Сигнал переноса из старшего разряда сумматора соответствует переполнению сумматора.

Накапливающий сумматор является основным регистром для выполнения арифметических и логических операций над многоразрядными двоичными числами. Он используется так же для построения еще более сложного ПЦУ для обработки информации, получившего название арифметико-логического устройства (АЛУ).

Проектирование запоминающих устройств.

При построении сложных ПЦУ необходимо обеспечить хранение больших объемов информации с простым и удобным доступом к ней. Для этого проектируются специальные ПЦУ, получившие название запоминающих устройств или устройств памяти. Для любого устройства памяти должен быть определен базовый элемент памяти. Кроме того, должны быть выбраны метод выделения выборки заданных элементов из общего массива элементов памяти, а так же метод передачи информации для хранения в памяти записи и выдачи информации из памяти чтения. Сначала осуществляется проектирование базового элемента памяти, а затем - всего устройства памяти.

Пусть требуется построить элемент памяти для хранения одного бита информации. Работа элемента памяти описывается следующим образом. Выбор элемента осуществляется подачей сигнала выборки на вход С. С помощью сигнала на входе С определяется состояние элемента памяти. Если элемент памяти хранит 1 бит информации, то на его выходе Y выдается сигнал 1 (осуществляется чтение). Для записи информации необходимо подать на вход I соответствующее значение бита информации и на вход W - сигнал разрешения записи. Для построения базового элемента можно использовать логические элементы И, НЕ, а также RS-триггер.

Рис. 9.4.1. Структурная схема базового элемента памяти.

Рис. 9.4.2. Схема базового элемента памяти с использованием логических элементов И, НЕ и RS-триггеров.

Рис. 9.4.3. Условное обозначение базового элемента памяти.

Приведенное описание работы элемента памяти можно использовать в качестве словесной модели для его построения. Из описания следует, что на входе RS-триггера должно быть предусмотрено КЦУ1 с тремявходами C, I, W и двумя выходами S и R для переключения RS-триггера. На выходе элемента памяти должно быть предусмотрено КЦУ2 с входами C и Q, а также выходом Y (рис. 9.4.1). Используя словесное описание работы элемента памяти, построим диаграммы Вейча для переменных S, R и Y (табл. 9.4). В результате получим следующие выражения:

Таблица. 9.4.

I\CW	00	01	11	10
0	0	0	0	0
1	0	0	1	0
\CW	00	01	11	10
0	0	0	1	0
1	0	0	1	0

Q\C	0	1
0	0	0
1	0	1

Схема базового элемента памяти с использованием логических элементов И, НЕ и RS-триггеров приведена на рис. 9.4.2, а его условное обозначение на рис. 9.4.3.

Спроектируем устройство памяти для хранения четырех 2-разрядных двоичных чисел. Устройство памяти обладает следующими свойствами. Допускается выборка в каждый момент времени только одного числа. Все разряды данного числа можно одновременно чистать или изменять в режиме записи. Каждое число имеет порядковый намер - адрес. Числа расположены в порядке возрастания их адресов. Адрес задается двоичным числом, число разрядов в котором зависит от количества слов, хранимых в памяти. В рассматриваемом случае адрес представляет собой 2-разрядное двоичное число.

Такая организация хранения чисел принята в памяти с линейной выборкой. Устройство памяти функционирует следующим образом. По адресу выбирается число. Посылая сигналы чтения или записи, можно выбрать или записать в память 2-разрядное двоичное число. Для построения устройства памяти используются регистры, дешифраторы, логические элементы, элементы памяти.

Сложные ПЦУ стремятся строить, как правило, в виде регулярных схем из однотипных элементов на базе типовых функциональных узлов ПЦУ и КДУ. Это позволяет существенно упростить процесс проектирования и получить приемлемые для практики решения.

Из словесного описания устройства памяти можно сделать вывод, что его схема может быть представлена в виде регулярной структуры из элементов памяти, дополненной схемой ПЦУ из типовых узлов для управлниея выборкой, записью и чтением.

Размещено на http://www.allbest.ru/

Размещено на http://www.allbest.ru/

Рис. 9.4.4.

Разместим элементы памяти в соответствии с регулярным размещением разрядов последовательности 2-разрядных двоичных чисел (рис. 9.4.4 а). Поскольку из памяти каждый раз выбирается только одно 2-разрядмое двоичное число и оба разряда могут считываться одновременно, то можно объединить выходы соответствующих разрядов всех чисел, как показано на рис. 9.4.4. а. Легко заметить, что разрешение на запись можно подавать на входы всех элементов памяти, так как с помощью сигнала записи лишь выбирается режим работы.

а). Схема памяти для хранения

б). Условное обозначение схемы. 2-разрядных двоичных чисел.

Для записи же числа в память необлодимо задать адрес числа и записываемую информацию. Это позволяет соединить вместе входы записи W элементов памяти. Входы I элементов памяти можно также соединить поразрядно для всех чисел. Входы С элементов памяти для разрядов данного двоичного числа можно также соединить вместе, поскольку каждый раз выбирается одно двоичное число.

Рис. 9.4.5. Полная схема устройства хранения 2-разрядных двоичных чисел.

Полученная таким образом схема устройства памяти состоит из одинаковых элементов памяти и имеет по числу хранимых чисел 4 входа для их выборки, 2 входа I для ввода информации и 2 выхода V для выбора информации (в соответствии с числом разрядов). Условное обозначение схемы устройства памяти приведено на рис. 9.4.4. б, полной схемы - на рис. 9.4.5. Для выбора адреса числа из памяти используется регистр хранения адреса и дешифратор DC. Для управления чтением числа из памяти используются элемент И.

Таким образом, сущность метода заключается в представлении сложного устройства в виде совокупности более простых функциональных узлов. Функциональные узлы могут быть типовыми: счетчики, регистры, шифраторы, дешифраторы и т.д. В тех случаях, когда требуется ввести новый функциональный узел, отличающийся от типовых, его можно синтезировать, используя методы синтеза конечных автоматов. Далее из функциональных узлов строится схема ПЦУ с соблюдением правил композиции, используемых в структурной теории автоматов.

Контрольные вопросы

1. Дайте определение понятию регистр. Приведите его структурную схему.

2. Перечислите типы регистров.

3. Каковы области применения регистров?

4. Дайте определение счетчику и перечислите его разновидности.

5. Опишите схему работы суммирующего двоичного счетчика с помощью структурной схемы и таблице истинности.

6. Опишите схему работы вычитающего и реверсивного счетчика по структурной схеме и таблице истинности.

7. Опишите схему работы синхронного и асинхронного двоичного счетчика по структурной схеме и таблице истинности.

Раздел V. Аналого-цифровые и цифро-аналоговые преобразователи.

Понятие АЦП

Для введения в ЭВМ сигналов от аналоговых датчиков чаще всего используются аналого-цифровые преобразователи (АЦП). Рассмотрим их поподробнее.

Принцип работы. Существует несколько способов аналого-цифрового преобразования, но самые распространенные среди них два: метод с интегрированием и метод последовательных сравнений. Продолжительность преобразования аналогового сигнала в восьмиразрядный код методом с интегрированием обычно составляет 1-20 мс, а методом последовательных сравнений 10-30 мкс.

Основные критерии для выбора необходимого АЦП - время преобразования, точность и стоимость преобразователя. Преобразователи, работающие по методу с интегрированием, имеют малую стоимость и превосходную точность, но отличаются относительно большой продолжительностью преобразования. Метод последовательных сравнений обеспечивает высокую скорость преобразования, но стоимость преобразователей, работающих по этому принципу, резко растет по мере увеличения необходимой точности преобразования.

АЦП с интегрированием

При аналогово-цифровом преобразовании с интегрированием могут использоваться несколько вариантов: с одним, двумя и более наклонами интегрирования. Наиболее широко используется метод с двумя наклонами интегрирования (с двойным интегрированием) (рис. 10.2.1а). Схема такого преобразователя содержит интегратор на основе усилителя У₁ с цепью RC₁ и компаратор на усилителе У₂. Такой преобразователь имеет хорошую линейность характеристики, малые шумы и низкую стоимость. Его рабочий цикл содержит три периода (рис. 10.2.1б): коррекция нуля (Ф1), интегрирование входного сигнала (Ф2) и интегрирование опорного напряжения (Ф3).

Рис. 10.2.1. АЦП с двойным интегрированием. а) схема; б) временная диаграмма.

Сначала, в течении периода Ф1, производится автоматическая коррекция сигнала ошибки путем регулировки напряжения смещения. При этом вход преобразователя замыкается на корпус, организуется петля обратной связи и информация об ошибке запоминается на конденсаторе С₂. В следующем периоде Ф2 производится интегрирование входного сигнала и одновременно отсчет некоторого постоянного числа тактовых импульсов. В конце этого периода на выходе интегратора получается напряжение, пропорциональное значению входного сигнала. В последнем периоде Ф3 на вход интегратора вместо исходного сигнала подается опорное напряжение противоположной полярности. Одновременно производится счет тактовых импульсов, и так вплоть до выравнивания напряжения с уровнем сравнения компаратора. Цифровой эквивалент входного сигнала определяется следующим образом. Если Т₂ - длительность первого интервала интегрирования (период Ф2), а Т₃ - длительность второго интервала интегрирования (период Ф3), измеряемые путем подсчета тактовых импульсов, то цифровое значение входного сигнала .

При способе преобразования с двойным интегрированием точность преобразования не зависит от емкости конденсатора и частоты тактового генератора при условии их стабильности в течение короткого периода интегрирования, а зависит лишь от стабильности опорного напряжения. Еще одним достоинством этого способа является чрезвычайно низкий уровень шумов. Недостаток метода в сравнительно большой продолжительности преобразования.

АЦП c последовательным сравнением

Схема АЦП, работающего по способу преобразования с последовательным сравнением, или, иначе, по принципу поразрядного уравновешивания, представлена на рис. 10.3.1. Преобразователь этого типа содержит регистр последовательного сравнения цифро-аналоговый преобразователь (ЦАП подробнее р.10.7.) и компаратор, сравнивающий входное напряжение с аналоговым напряжением на выходе ЦАП. Сравнение производиться последовательно, начиная с самого старшего разряда регистра сравнения, код которого и преобразуется в аналоговое напряжение с помощью ЦАП. На каждом шаге сравнения устанавливается значение очередного разряда. Начальное значение каждого обрабатываемого разряда устанавливается равным логической 1. Если входное напряжение от датчика меньше выходного напряжения ЦАП, логическая 1 обрабатываемого разряда регистра сохраняется.

Если же входное напряжение больше напряжения на выходе ЦАП, то в текущем разряде регистра устанавливается значение логического 0. Затем производится аналогичная обработка каждого последующего разряда в регистре. Выходной цифровой код после обработки всех разрядов регистра снимается непосредственно с этого же регистра.

Преимуществом АЦП с последовательным сравнением является постоянство интервала преобразования и независимость его от входного аналогового напряжения. Однако преобразователь такого типа не свободен от недостатков. Во-первых, имеется целый ряд факторов, влияющих на погрешность преобразования. В их числе погрешности ЦАП, компаратора и нестабильность опорного напряжения. Во-вторых, достижение высокой точности сопряжено с удорожанием преобразователя. Обычно АЦП с последовательным сравнением используются там, где требуются относительно высокие скорости преобразования.

б)

Рис. 10.3.1. АЦП с последовательным сравнением:

а) - схема; б) - временная диаграмма.

MSB - самый старший; LSB - самый младший разряд

АЦП с преобразованием измеряемой величины в кодируемый временной интервал.

В рассматриваемых АЦП измеряемая величина различными видами модуляции (широтно-, частотно-, фазо-импульсной) или двойным интегрированием преобразуется в эквивалентный временной интервал (ВИ), который в этих АЦП кодируется счетно-импульсным методом. Преимуществом таких АЦП является простота схемной реализации, а недостатком - ограниченное быстродействие. Для удержания в допустимых пределах погрешности квантования по уровню с увеличением частоты преобразования необходимо увеличивать частоту счетных импульсов, используемых для кодирования формируемого ВИ. Так, например, при длительности ВИ, равной 2 мкс, и допустимой погрешности квантования по уровню 0,1% частота счетных импульсов должна быть не менее 500 МГц, хотя частота аналого-цифрового преобразования не превысит в этом случае 500 кГц. Однако увеличивать частоту счетных импульсов можно лишь до определенного предела, ограничиваемого конечной длительностью этих импульсов и частотным разрешением счетчика.

При использовании для преобразования широтно-импульсной модуляции измеряемая величина сравнивается с опорным линейно изменяющимся напряжением. Временной интервал, формируемый от момента начала сравнения до момента уравновешивания (эти моменты времени фиксируются компараторами), при постоянстве крутизны опорного напряжения пропорционален значению измеряемой величины.

Широкое распространение в ИИС получили интегрирующие АЦП. Характерным для них является высокая точность (погрешность составляет сотые и тысячные доли процента). Она достигается усреднением отсчетов, подавлением помех и автоматической коррекцией нелинейности характеристики. Схема АЦП с двойным интегрированием приведена на рис. 10.4.1. В первом такте за опорный ВИ Топ интегрируется измеряемое напряжение их (интегрирование «вверх»), и на выходе интегратора фиксируется напряжение:

Рис. 10.4.1. Схема интегрирующего АЦП.

Интервал Топ образуется текущим тактовым импульсом запуска и сигналом переполнения счетчика Сч. С появлением тактового импульса переключатель П ко входу интегратора подключает измеряемое напряжение, а ключ Кл в цепи генератора счетных импульсов ГСИ деблокируется. Импульс переполнения счетчика воздействует на переключатель, который подключает ко входу интегратора вместо Ux опорное напряжение Uоп, и начинается второй такт интегрирования («вниз»). Счетчик после переполнения обнуляется и вновь начинает подсчет импульсов. В течение второго такта выходное напряжение интегратора уменьшается по линейному закону до нуля (момент фиксируется дискриминатором Д) в соответствии с уравнением

Формируемый во втором такте временной интервал определяется выражением Tx = UxTоп/Uоп ~ Ux, так как Uоп и Топ - постоянные величины. При этом в счетчике фиксируется цифровой эквивалент значения измеряемой величины.

Интегрирующие АЦП измеряют не мгновенное, а среднее за опорный ВИ напряжение. Они имеют повышенную помехозащищенность и чувствительность, близкую к теоретическому пределу. Эти АЦП используют для кодирования низкочастотных сигналов, так как их время преобразования составляет 1ч100 мс. Типовые применения таких АЦП - кодирование сигналов термопар, резистивных ПИП температуры, хроматографов, тензодатчиков, датчиков рН и фотоприемников. Они позволяют также воспроизводить ряд нелинейных функций соответствующим изменением опорного напряжения или постоянной времени интегратора. В настоящее время ряд фирм выпускает однокристальные БИС АЦП с двухтактным интегрированием. По-видимому, наивысшую точность среди АЦП по схеме с традиционным двухтактным интегрированием обеспечивает 22-разрядная модель AD 1175 фирмы Analog Devices. Интегральная нелинейность этого АЦП относительно предела преобразования составляет 10^-6, а дифференциальная нелинейность не выходит за пределы ±1/2 младшего разряда кода при 20 отсчетах в секунду.

Наличие переключателя опорного и измеряемого напряжений на входе интегратора сопряжено с необходимостью тщательной развязки и взаимной изоляции их источников, поскольку иначе не добиться высокой точность. Возможна реализация АЦП с многократным непрерывным интегрированием без использования такого переключателя. Конденсатор интегратора циклически заряжается и разряжается алгебраической суммой двух токов: тока Ix, пропорционального измеряемому напряжению, и опорного тока Iоп. В первом цикле интегрирования (период T1 заряда) токи складываются, а во втором цикле (период T2 разряда) Iоп вычитается из Ix вследствие изменения направления опорного тока. В отсутствие измеряемого напряжения интервалы интегрирования равны, т.е. T1 = T2, и на выходе интегратора периодически образуется треугольное напряжение симметричной формы с частотой

Если измеряемое напряжение не равно нулю, то соотношение интервалов T1 и T2, пропорциональных Ux изменяется: при Ux > 0 T1 < T2, а при Ux < 0 T1 > T2. Треугольное напряжение генерируется непрерывно вследстви...