Главная Коллекция "Revolution" Физика и энергетика Електротехніка, електроніка та мікропроцесорна техніка

Електротехніка, електроніка та мікропроцесорна техніка

Поняття і співвідношення в електричних колах. Режими холостого ходу і короткого замикання. Розрахунок кіл постійного струму. Нелінійні опори та перехідні процеси. Основні поняття змінного струму. Трансформатори: призначення та область використання.

Рубрика	Физика и энергетика
Вид	курс лекций
Язык	украинский
Дата добавления	27.08.2017
Размер файла	1,3 M

посмотреть текст работы

скачать работу можно здесь

полная информация о работе

весь список подобных работ

Отправить свою хорошую работу в базу знаний просто. Используйте форму, расположенную ниже

Студенты, аспиранты, молодые ученые, использующие базу знаний в своей учебе и работе, будут вам очень благодарны.

Страница:

Фундаментальне значення в теорії побудови комбінаційних схем має основна функціонально повна система, в яку входять три функції: інверсія, кон'юнкція і диз'юнкція. За допомогою цих трьох функцій можна побудувати логічну функцію будь-якої складності. Технічним аналогом (технічною реалізацією) перемикаючої функції є комбінаційна схема, що виконує відповідні цій функції перетворення інформації. Напруги, відповідні прийнятому в схемі представленню сигналів 0 і 1, можуть розглядатися як технічні аналоги константи 0 і константи 1. Елементарні логічні операції над двійковими змінними реалізовуються схемами, званими логічними елементами. Число входів логічного елемента відповідає числу аргументів булевої функції, що відтворюється ним. Представлення чисел за допомогою електричних сигналів дозволяє конструювати різні електронні логічні схеми. Як правило, є набір типових найпростіших схем, призначених для синтезу будь-яких більш складних схем.

Лекція 21. Схемна реалізація логічних елементів

Розглянемо схеми деяких логічних елементів на основі ІС, що виконують найпростіші логічні операції.

На рис. 1 представлені схема і умовні позначення інвертора, який реалізує логічну функцію НЕ (заперечення), тобто у = f(х) = . При відсутності на вході цієї схеми сигналу на виході її буде висока напруга, відповідна рівню логічної 1, оскільки в цьому випадку транзистор закритий, і, отже, його внутрішній опір великий. При подачі на вхід схеми напруги, відповідної рівню логічної 1, на виході її буде низьке напруга, відповідна рівню логічного 0, оскільки в цьому випадку транзистор відкритий і опір його малий. Логіка роботи схеми описується таблицею істинності, в якій відображуються значення сигналів на вході і відповідні ним значення сигналів на виході схеми. Таблиця істинності схеми НЕ має вид табл. 1.

x	y
0	1
1	0

Приклад комбінаційної схеми, що реалізує функцію 3І (кон'юнкцію) тобто y = f(x 1, x 2 , x 3 ) = x 1 x 2 x 3 , і її умовні позначення наведений на рис. 2. Тут і далі перший символ в позначенні схеми - 3І визначає кількість входів схеми (наприклад, 3І - схема «І» із трьома входами).

Операція кон'юнкції в цій схемі здійснюється за допомогою діодів. Якщо на входи x 1 x 3 схеми подати напругу, що відповідає логічній 1, то діоди VD1чVD3 будуть закриті, струм через них проходити не буде і на виході схеми буде висока напруга, яка відповідає логічній 1. Якщо хоча б на одному з входів цієї схеми буде низька напруга, яка відповідає логічному 0, то струм від джерела живлення +U пройде через відкритий діод і напруга на виході цієї схеми буде відповідати логічному 0. Таблиця істинності схеми І має вид табл. 2.

Таблиця істинності схеми 3І.

x1	x2	x3	y
0	0	0	0
0	0	1	0
0	1	0	0
0	1	1	0
1	0	0	0
1	0	1	0
1	1	0	0
1	1	1	1

Наведена схема включення транзисторів в коло за схемою із спільним колектором. Це коло є повторювачем вхідного сигналу і застосовується в багатьох логічних схемах, здійснюючи операцію диз'юнкції вхідних сигналів (логічне додавання, операція АБО), тобто операцію

y = f(x 1, x 2 , x 3 ) = x 1 x 2 x 3

Таблиця істинності схеми 3АБО.

x1	x2	x3	y
0	0	0	0
0	0	1	1
0	1	0	1
0	1	1	1
1	0	0	1
1	0	1	1
1	1	0	1
1	1	1	1

Схема логічного елемента 3І-НЕ та її умовні позначення.

Таблиця істинності схеми 3І-НЕ.

x1	x2	x3	y
0	0	0	1
0	0	1	1
0	1	0	1
0	1	1	1
1	0	0	1
1	0	1	1
1	1	0	1
1	1	1	0

y = f(x) = .

Схема логічного елемента 3АБО-НЕ та її умовні позначення.

Таблиця істинності схеми 3АБО-НЕ.

х1	х2	х3	y
0	0	0	1
0	0	1	0
0	1	0	0
0	1	1	0
1	0	0	0
1	0	1	0
1	1	0	0
1	1	1	0

Схема повторення і її умовне графічне позначення.

Таблиця істинності схеми повторення.

x	y
0	0
1	1

Наведені схеми логічних елементів є представниками так званих схем діодно-транзисторної логіки (ДТЛ). Транзисторно-транзисторні елементи (ТТЛ) з'явились як результат розвитку схем ДТЛ завдяки заміні діодів багатоемітерним транзистором (БЕТ) - інтегральним елементом, який об'єднує властивості діодних логічних схем і транзисторного підсилювача. Відміна БЕТ від транзисторів в тому, що він має кілька незалежних один від одного емітерів і один колектор.

Розподіл струмів в багатоемітерному транзисторі в схемі 4І-НЕ: а) - на вхід подана напруга, що відповідає рівню логічної 1; б) - на вхід подана напруга, що відповідає рівню логічного 0.

Якщо на всі входи БЕТ подана напруга, що відповідає рівню 1 (Uвх1), емітери вхідного транзистора не отримають відкриваючого струму зміщення. При цьому струм, поданий в базу БЕТ через резистор R1, тече від джерела +U в коло колектора, зміщеного в прямому напрямку (рис. 7-а), і далі в базу транзистора VT2. Транзистор VT2 при цьому знаходиться в режимі насичення і напруга на виході схеми відповідає рівню логічного 0 (Uвих0).

Якщо на один з входів БЕТ подана напруга, що відповідає рівню 0 (Uвх0), перехід база-емітер БЕТ зміщується в прямому напрямку (рис. 7-б). Струм, поданий в його базу через резистор R1, потече в коло цього емітера. При цьому струм колектора БЕТ зменшується, транзистор VT2 вимикається і напруга на виході схеми стає рівною рівню логічної 1 (Uвих1).

З розвитком вдосконалення технології базовим для схем ТТЛ-типу став ключ із складним інвертором - двополюсний ключ (рис. 8-а). Використання складного інвертора в порівнянні з простою схемою дозволило збільшити швидкодію, завадостійкість, навантажувальну здатність і знизити вимоги до параметрів транзисторів.

Схеми чотирьохвхідних логічних елементів ТТЛ-типу: а) - ключ із складним інвертором (схема І-НЕ); б) - розширювач АБО.

Майже всі логічні елементи, що входять до складу вказаних серій, можуть бути утворені комбінуванням двох базових схем: логічного елемента І-НЕ і розширювачів АБО на різне число входів (рис. 8).

Розширювач АБО разом з логічним елементом 4І-НЕ утворюють логічний елемент 4І-2АБО-НЕ (рис. 9).

Приєднуючи розширювач АБО (рис. 8-б) до точок 1, 2 (рис. 9) можна збільшувати число об'єднань по логічному входу АБО.

Для всіх схем ТТЛ-типу, що мають можливість розширення АБО, максимальне число об'єднань дорівнює 8.

До переваг ІС ТТЛ-типу можна віднести високий рівень схемно-технологічної відпрацьованості і, як наслідок, високий відсоток виходу придатних мікросхем і низьку їх вартість при виготовленні; хороші електричні параметри і характеристики, порівняно високу швидкодію при середній потужності споживання або середня швидкодія при малій потужності споживання; хороший чинник якості, тобто малий добуток часу затримки на потужність споживання; високу абсолютну та відносну завадостійкість; високі статичні і динамічні навантажувальні здатності; широкий функціональний набір елементів; зручність застосування (монтажу, компоновки, охолодження і т.д.), що забезпечує відносно прості інженерні методи конструювання на їх основі електронної апаратури.

Характеристики і параметри швидкодіючих ІС емітерно-зв'язаної логіки (ЕЗЛ) визначаються схемно-технічними, технологічними і конструктивними рішеннями елементів.

Розглянемо базовий логічний елемент ЕЗЛ-типу 2І/(2І-НЕ). Схема цього елементу складається з трьох кіл: струмового перемикача (СП), вихідних емітерних повторювачів (ЕП) і джерела опорних напруг (ДОН) (рис. 10).

Струмовий перемикач (СП), побудований на транзисторах VT1 ч VT3 і резисторах R1, R2, R6 ч R8, уявляє собою диференціальний підсилювач, що працює в ключовому режимі і має два або кілька входів. Він призначений для отримання першого ступеня логічної функції, підсилення вхідних сигналів за потужністю (в основному за струмом), формування парафазного (прямого та інверсного) вихідних сигналів та забезпечення необхідної завадозахищенності елемента.

Логічний елемент 2І/2І-НЕ серії 500: а) - схема елемента 2І/2І-НЕ; б) - умовне позначення елемента 2І/2І-НЕ.

Вихідні емітерні повторювачі (ЕП), що виконані на транзисторах VT5 та VT6, призначені для утворення другого ступеня логічної функції, підсилення вихідних сигналів за потужністю (за струмом), забезпечення заданої навантажувальної здатності при роботі на лінії зв'язку і зміщення рівнів сигналів за напругою для сумісності ІС за входом та виходом.

Джерело опорної напруги (ДОН), побудоване на транзисторі VT4, термокомпенсуючих діодах VD1, VD2 та резисторах R3 ч R5, призначене для забезпечення СП заданою опорною напругою, відносно якої здійснюється перемикання в ньому транзисторів.

Джерело опорної напруги забезпечує опорними напругами, як правило, кілька логічних елементів. В окремих випадках воно формує і інші опорні напруги, потрібні для схем ЕЗЛ-типу.

Базовий елемент ЕЗЛ-типу працює таким чином. Логічному 0 відповідає верхній рівень логічного сигналу (-0,9 В), логічній 1 - нижній рівень логічного сигналу (-1,7 В). Амплітуда логічного сигналу складає 0,8 В, опорна напруга дорівнює -1,3 В (середній рівень між верхнім і нижнім рівнем логічного сигналу).

При подачі на всі входи напруги -1,7 В транзистори VT1 і VT2 закриваються, транзистор VT3 відкривається (оскільки напруга на його базі вища за напругу на базах вхідних транзисторів) і крізь нього потече емітерний струм, що визначається резистором R6. Цей струм, зменшений на значення базового струму транзистора VT3, створює на його колекторному навантаженні падіння напруги, що дорівнює ~0,9 В. В інверсному плечі СП струму немає, і на колекторі транзисторів VT1 і VT2 встановлюється напруга, що дорівнює ~ -0,1В, за рахунок падіння напруги на резисторі R1 від базового струму транзистора VT6. Транзистори вихідних ЕП працюють весь час в активному режимі, і падіння напруги на їх емітерних переходах складає ~0,8 В. В результаті на прямому виході елемента встановлюється напруга, що відповідає логічній 1, тобто -1,7 В, а на інверсному - напруга, що відповідає логічному 0, тобто -0,9 В. Якщо ж хоч би на один вхід елемента подається напруга -0,9 В, відкривається інверсне і закривається пряме плече струмового перемикача СП і ситуація змінюється на протилежну.

До переваг ІС ЕЗЛ-типу можна віднести задовільну схемно-технологічну відпрацьованість і, як слідство, задовільний середній процент виходу придатних мікросхем і відносно невисоку їх вартість при виготовленні; високу швидкодію при середній потужності споживання або надвисоку швидкодію при великій потужності споживання; хороший фактор якості, тобто малий добуток часу затримки на потужність споживання; здатність працювати на низькоомні узгоджені лінії зв'язку і навантаження; хорошу відносну завадостійкість; високу стабільність динамічних параметрів при зміні температури і напруги живлення; високу навантажувальну здатність та ін. ІС ЕЗЛ-типу отримали достатньо широке розповсюдження при конструюванні швидкодіючої і високопродуктивної обчислювальної техніки. Головний недолік ІС ЕЗЛ-типу - висока потужність споживання, що спричиняє потребу в потужних блоках живлення, створювати системи інтенсивного охолодження.

Інтегральні схеми на МОП-транзисторах (метал-оксид-напівпровідник) мають нижчу швидкодію, ніж елементи ТТЛ- або ЕЗЛ-типу. Однак ці елементи відрізняються меншою потужністю споживання, більшою навантажувальною здатністю і завадостійкістю, потребують меншу площу на поверхні ІС, дешевше елементів ТТЛ- і ЕЗЛ-типу. Тому вони широко застосовуються, особливо в цифрових пристроях невисокої швидкодії або в пристроях, для яких важлива висока ступінь інтеграції.

В основі роботи МОП-транзисторів лежить ефект керування полем (польові транзистори). По принципу дії вони є аналогами електронних ламп, оскільки керуються напругою, а не струмом. МОП-транзистори бувають n- і p-типу.

На рис. 11-а наведена схема інвертора на МОП-тразисторі n-типу. Виток В транзистора виконує тут роль, схожу з роллю емітера в транзисторах. До затвору З (входу схеми) прикладається керуюча напруга, стік С є виходом схеми. При зміні напруги на затворі З змінюється опір між витоком В і стоком С (від сотень Ом до сотень мегаОм), що призводить до зміни струму, що протікає через транзистор, і вихідної напруги схеми. При надходженні на затвор З сигналу високої напруги, опір між витоком В і стоком С падає і на виході встановлюється низька напруга. При надходженні на вхід сигналу низького рівня опір транзистора стає дуже великим і на виході встановлюється висока напруга. Як навантажувальний опір в схемах на МОП-транзисторах технологічно зручно використовувати МОП-транзистор, на затвор З якого подається напруга, що ставить його в режим відкритого транзистора (рис. 11-б).

Поряд з навантажувальним резистором в схемах на МОП-транзисторах використовуються МОП-транзистори p-типу, живлення яких і керування проводиться від'ємними напругами. Інвертор з транзисторами n- і p-типів (доповнюючі (комплементарні) транзистори) наведений на рис. 11-в. Тут при надходженні на вхід високої напруги відкривається нижній транзистор, а верхній закривається, і, навпаки, при надходженні на вхід низької напруги відкривається верхній транзистор, а нижній закривається. Схеми з доповнюючими транзисторами (комплементарні схеми) відрізняються малою потужністю споживання і більш високою швидкодією, оскільки в колах заряду і розряду паразитних ємностей виявляються включеними малі опори відкритих транзисторів.

а) - з навантажувальним резистором, б) - з навантажувальним транзистором n-типу, в) - з навантажувальним транзистором p-типу.

а) - елемент І-НЕ з навантажувальним транзистором; б) - елемент АБО-НЕ з навантажувальним транзистором; в) - елемент І-НЕ з доповнюючими транзисторами; г) - елемент АБО-НЕ з доповнюючими транзисторами.

Схеми, що реалізують функції І або АБО, будуються відповідно послідовним і паралельним включенням МОП-транзисторів. При цьому звичайно на виході схеми отримуються функції І - НЕ або АБО - НЕ.

Принцип роботи логічних елементів на МОП-транзисторах можна зрозуміти із схем, наведених на рис. 12. Групи логічних схем із спільними технічними характеристиками об'єднуються в серії.

Серія - комплект інтегральних схем, що мають єдине схемне і конструктивно-технологічне виконання. До складу цифрових серій поряд з комбінаційними схемами, що виконують прості логічні функції, і тригерними схемами (елементи пам'яті) входять також схеми, що уявляють собою цілі вузли і блоки арифметичних пристроїв.

Основні електричні параметри логічних схем - спільні для всіх серій цифрових інтегральних схем, що дозволяє порівнювати їх між собою: швидкодія, потужність споживання, завадостійкість, коефіцієнт розгалуження виходу (навантажувальна здатність), коефіцієнт об'єднання на вході.

Лекція 22. Тригери

Тригерний пристрій та його схемна реалізація.

Тригер - електронний пристрій, за допомогою якого можна запам'ятовувати, зберігати і зчитувати двійкову інформацію. Він має два стійких стани рівноваги: один із стійких станів приймається за логічну 1, а інший - за логічний 0.

В схемному відношенні тригер уявляє собою два найпростіших підсилювача постійного струму з логікою АБО або І на вході і з взаємно зворотними додатними зв'язками, наявність яких призводить до того, що в стійкому стані один транзистор підсилювача відкритий, а інший закритий. Сигнали, що знімаються з виходів тригера, мають два рівня постійної напруги: верхній і нижній. При дії керуючих сигналів, що подаються на входи, тригер стрибкоподібно переходить з одного стійкого стану рівноваги в інше.

Найпростіший тригер може бути виконаний на двох логічних елементах АБО-НЕ. Схема такого тригера (а) і його умовне позначення (б) наведені на рисунку.

В статичному стані тригер можна розглядати як елемент запам'ятовування двійкових кодів 1 і 0. Так коду 1 відповідає стан тригера, коли транзистор VT1 (див. рисунок) закритий і на його колекторі висока напруга, а транзистор VT2 відкритий і на його колекторі низька напруга (коду 0 відповідає протилежний стійкий стан тригера). Введення в тригер двійкових цифр проводиться по колам встановлення одиниці S і встановлення нуля R. За допомогою цих кіл тригер переводиться з одного стійкого стану в інший. Додатні керуючі сигнали встановлення тригера в нульовий і одиничний стан подаються на бази транзисторів VT1 і VT2.

Якщо тригер знаходиться в стані 0, то при подачі сигналу «Вст. 1» на базу транзистора VT2 він відкривається, потенціал на його колекторі знижується, що в свою чергу викликає закриття транзистора VT1. Після закінчення перехідних процесів тригер виявляється в стані 1. В цьому стані він буде знаходитись доки не надійде сигнал «Вст. 0». Отже при почерговій подачі сигналів «Вст. 1» і «Вст. 0» тригер послідовно переключається з одного стійкого стану в інший.

Закони функціонування тригерів задаються таблицями переходів, в якій відображується стан тригера під час надходження синхросигналу (момент часу t) і після надходження синхросигналу (момент часу t + 1), або аналітично.

Тригер, представлений на рисунку, може бути виконаний на елементах АБО-НЕ. Для цього необхідно вказані елементи з'єднати, як показано на попередньому рисунку. Такий тригер називається асинхронним RS-тригером. Він уявляє собою елементарний кінцевий автомат, що функціонує відповідно таблиці переходів. Таблиця переходів RS-тригера

t	t + 1	Коментар
R	S	Q
0	0	0/1	Зберігання 0 або 1
0	1	1	Встановлення 1
1	0	0	Встановлення 0
1	1	-	Заборонена комбінація

При одночасному надходженні сигналів на входи R і S (R =1, S =1) на прямому і інверсному виходах (Q і ) встановлюється нульовий сигнал. Тригерна схема перетворюється в два незалежних інвертора і при переході до зберігання інформації (R = 0, S = 0) тригер може встановитись в будь-який стан. Тому така комбінація вхідних сигналів заборонена.

Типи тригерів за способом функціонування.

Тригер може бути оснащений лічильним входом. При надходженні сигналу на цей вхід тригер змінює будь-який свій стан на протилежний. На рисунку наведена часова діаграма, що пояснює роботу тригера з лічильним входом. З цієї діаграми видно, що при роботі в лічильному режимі тригер є дільником частоти, оскільки період T1 зміни вихідного сигналу вдвічі більше періоду T зміни вхідного сигналу. Сигнали, що знімаються з обох виходів тригера, інверсні.

Аналітично функціонування RS-тригера можна описати рівнянням

, причому S(t) R(t) = 0.

В інтегральних системах елементів тригер і схема, що керує його входами, виконується у вигляді конструктивно закінченого модуля. В залежності від кількості входів і особливостей схеми змінюється робота тригера. Схеми тригерів можна розділити на кілька типів: RS-тригер з настановними входами R, S; Т-тригер з лічильним входом; одновхідний D-тригер і специфічний для ІС універсальний JK-тригер.

Якщо хоча б з одного входу інформація в тригер заноситься примусово під дією синхронізуючого сигналу, то тригер називається синхронним. Якщо занесення інформації в тригер з будь-якого входу проводиться без синхронізуючого сигналу, то тригер називається асинхронним.

На рисунку показана загальна форма умовного позначення тригерів: а) - синхронний однотактний тригер з асинхронними входами S і R; б) - синхронний двотактний тригер з асинхронними входами S і R.

Символи Т і ТТ позначають відповідно однотактний і двотактний тригери. Якщо тригер має вхідну логіку, що керує занесенням в нього інформації, то в прямокутнику, що зображує тригер, виділяється ліве додаткове поле, в якому відмічаються функціональні призначення інформаційних вхідних сигналів. Додаткове поле може бути розділено на асинхронну та синхронну частини. В першій проставляють символи R і S - входи асинхронного (несинхронного) встановлення тригера в стани 1 і 0; в другій - на місцях символів X1 і X2 можуть бути показані такі типи входів:

S (set - встановлення) - вхід роздільного встановлення тригера в стан 1;

R (reset - скидання) - вхід роздільного встановлення тригера в стан 0;

D (delay - затримка) - вхід D-тригера;

T (trigger - защіпка [рус. - защелка]) - вхід тригера з лічильним входом;

J - вхід синхронного встановлення універсального JK-тригера в 1;

K - вхід синхронного встановлення універсального JK-тригера в 0;

Вхід C - вхід синхронізації; відсутність кружка на вході C вказує, що прийом інформації здійснюється при C = 1 (під дією сигналу 1); кружок на вході C - прийом інформації здійснюється при C = 0 (під дією сигналу 0).

Стан тригера визначається сигналом Q на виході тригера (або сигналомQ на його інверсному виході).

Синхронний однотактний RS-тригер.

На рисунку наведена схема і умовне позначення синхронного однотактного RS-тригера, виконаного на елементах І-НЕ. Елементи 1 і 2 утворюють схему вхідної логіки RS-тригера, побудованого на елементах 3 і 4. Такі RS-тригери мають інформаційні входи R і S і вхід синхронізації С. Крім того, тригер може мати несинхронні входи і . В цьому випадку його функціонування здійснюється або під дією сигналів, що надходять на несинхронізовані входи при відсутності синхронізуючого сигналу (С = 0), або під дією сигналів, що надходять на синхронізовані входи. В останньому випадку на несинхронних входах повинні бути сигнали, які не впливають на стан схеми, в даному випадку - = =1.

Вхідна інформація, що представлена в парафазному коді, заноситься в синхронний однотактний RS-тригер через елементи вхідної логіки 1 і 2 в момент t надходження імпульсу синхронізації. При С = 0 тригер буде знаходитись в режимі зберігання. При відсутності імпульсу синхронізації тригер може бути встановлений в стан 0 через одночасну подачу на несинхронізовані входи сигналів = 0, = 1.

Таблиця переходів RS-тригера, побудованого на елементах І-НЕ, для синхронних входів R і S.

t	t +1	Коментар
C	R	S	Q
0	*	*	Q(t)	Зберігання 0 або 1
1	0	0	Q(t)	Зберігання 0 або 1
1	0	1	1	Встановлення 1
1	1	0	0	Встановлення 1
1	1	1	-	Заборонена комбінація
* - будь-яке значення

Синхронний двотактний RS-тригер.

При передачі інформації між тригерами, яка здійснюється за спільним синхросигналом, важливо, щоб інформація в наступний в ланцюгу тригерів елемент була передана до надходження іншої інформації з попереднього елемента. Короткочасну затримку інформації при передачі забезпечує двотактний принцип обміну інформацією. Схема тригера, побудованого за цим принципом, наведена на рис. (а). Вона складається з двох однотактних RS-тригерів та інвертора в колі синхронізації. При надходженні на вхід RS-тригера синхроімпульсу С = 1 вхідна інформація заноситься тільки в перший однотактний RS-тригер, а другий тригер при цьому буде зберігати інформацію, що відноситься до попереднього періоду представлення. По закінченню дії імпульсу синхронізації (коли С = 0, а = 1) перший RS-тригер перейде в режим зберігання, а другий перепише з нього нове значення стану. На відміну від однотактних тригерів, які змінюють значення вихідного сигналу під час дії синхроімпульсу, двотактний тригер змінить свій стан тільки після закінчення дії імпульсу синхронізації. Тому з двотактних тригерів можна будувати схеми, що мають зв'язки між виходами одних тригерів і синхронними входами інших.

Для встановлення тригера в стан 0 або 1 без використання синхроімпульсів в схему введені додаткові входи і несинхронізованого встановлення. Зв'язки з цими входами показані на рис. а пунктиром.

Схеми RS-тригерів складають основу для побудови інших тригерних схем типу T-, D- і JK-тригерів.

Т-тригер.

Це тригер з лічильним входом (однорозрядний лічильник). Він може бути побудований з використанням двотактного синхронного RS-тригера. Т-тригер реалізує функцію виду

тобто одиничний вхідний сигнал Т повинен міняти стан тригера на протилежний, а нульовий - залишати стан тригера без змін.

Схеми Т-тригера:

а) - схема двотактного несинхронного Т-тригера на основі двотактного RS-тригера; б) - схема синхронного двотактного Т-тригера; в) - умовне графічне позначення двотактного синхронного Т-тригера.

Схема двотактного несинхронного Т-тригера, утвореного з RS-тригера, наведена на рис. а. В цій схемі надходження сигналу Т = 1 на вхід С призводить до запису в двотактний RS-тригер стану, протилежного попередньому. Сигнал на виході тригера зміниться тільки після завершення дії сигналу Т = 1, що виключає виникнення генерації в схемі із зворотнім зв'язком.

На рис. б представлена схема синхронного двотактного Т-тригера, а на рис. в - його умовне позначення. Одиничний вхідний сигнал Т уявляється високою напругою при С = 1. Запис інформації в тригер здійснюється при С = 1, причому зміна стану, як звичайно в двотактних тригерах, відбувається після закінчення дії імпульсу синхронізації С = 1. При Т = 1 стан тригера змінюється на протилежний, а при Т = 0 - не змінюється.

Часова діаграма роботи Т-тригера :

Як видно з часової діаграми Т-тригер можна використовувати як асинхронний тригер з лічильним входом, якщо на інформаційний вхід Т подати константу 1, а логічну змінну подавати на вхід С.

Синхронні і асинхронні тригери з лічильним входом застосовуються в цифрових пристроях і мікропроцесорних системах для побудови схем лічильників.

D-тригер.

Одним з інтегральних тригерів, що має широке використання, є D-тригер з одним входом. Найпростіший варіант побудови двотактного D-тригера показаний на рис. а. У момент дискретного часу t під дією синхросигналу інформація, що надходить на вхід D, приймається в RS-тригер, але на виході Q

t +1 - Q(t + 1) = D(t).

Отже D-тригер може використовуватись як синхронний елемент затримки на один такт (на час дії одного синхросигналу). Часова діаграма роботи D-тригера:

D-тригер відповідає RS-тригеру, що працює тільки в режимі встановлення, тобто або з комбінаціями сигналів R = 1 і S = 0, або з комбінаціями сигналів R = 0 і S = 1. Для організації зберігання інформації використовується вхід С (режим зберігання С = 0).

JK-тригер.

Розповсюдженим типом тригера в системах інтегральних логічних елементів є універсальний двотактний JK-тригер а) - схемна реалізація; б) - умовне позначення:

Входи J і K відповідають входам S і R RS-тригера, тобто сигнал 1 на вході J встановлює тригер в стан 1, а сигнал 1 на вході K встановлює його в стан 0 незалежно від попереднього стану. Але на відміну від RS-тригера в JK-тригері сигнали 1 можуть одночасно прийти на входи J і K. При цьому стан тригера завжди буде змінюватись на протилежний, тобто при J = K = 1 схема поводить себе як Т-тригер з лічильним входом. Сигнали J і K можуть бути результатом кон'юнкції кількох сигналів

J = J1 J2 J3 і K = K1 K2 K3.

Крім того тригер має входи несинхронізованого встановлення і , за допомогою яких при С = 0 тригер можна встановити в стан 1 через подачу сигналів = 1, = 0 або в стан 0 через подачу сигналів = 0, = 1.

Функцію переходів JK-тригера Q(t + 1) можна представити у вигляді булевих функцій від змінних, що відповідають попередньому стану t і вхідним сигналам тригера при = =1 (тобто сигнали на несинхронізованих входах не впливають на стан тригера):

Функціонування JK-тригера може бути описано таблицею переходів. Наводиться таблиця переходів (таблиця 4) при = =1 під дією синхронізованих входів (С = 1).

Таблиця переходів JK-тригера.

t	t + 1	Коментар
J	K	Q
0	0	Q(t)	Зберігання 0 або 1
0	1	0	Встановлення 1
1	0	1	Встановлення 0
1	1		Інверсія стану

JK-тригер зручний тим, що при різних варіантах підключення його входів можна отримати схеми, що функціонують як D-, T- і RS-тригери. Схеми варіантів включення універсального JK-тригера: а) - як D-тригер; б), в) - як Т-тригер; г) - як RS-тригер

Лекція 23. Регістри

При виконанні різних арифметичних і логічних операцій і взагалі при обробці інформації виникає необхідність в зберіганні коду числа на протязі деякого часу. Іноді необхідно зсунути цей код вправо або вліво відносно розрядної сітки, підрахувати кількість імпульсів, вибрати задані комбінації кодів і таке ін. Такі операції виконують спеціальні пристрої МП-систем - вузли: регістри, лічильники, дешифратори та ін.

Регістр - це функціональний пристрій, призначений для прийому і запам'ятовування n-розрядного слова (коду) - х1, х2, х3, …,хn, а також для виконання над цим словом певних логічних перетворень.

Регістр уявляє собою сукупність тригерів, кількість яких відповідає кількості розрядів в слові, і допоміжних схем, що забезпечують у загальному випадку виконання таких операцій:

встановлення регістра в нуль («скидання»);

прийом слова з іншого пристрою (регістра, суматора, ЗП та ін.);

передачу слова в інший пристрій (регістра, суматора, ЗП та ін.);

перетворення коду числа (перетворення прямого коду в зворотній і навпаки та ін.);

зсув слова вправо або вліво на потрібну кількість розрядів;

перетворення послідовного коду слова в паралельний і навпаки.

В регістрах звичайно виконуються також і порозрядні логічні операції:

логічне додавання;

логічне множення;

«АБО із виключенням» (додавання за mod 2).

Схеми конкретних регістрів можуть допускати виконання лише деяких із вказаних операцій.

Відповідно до вказаних функцій регістри в більшості своїй виконуються на тригерах з роздільними (встановлюючими) входами. Прийомом, видачею і іншими операціями в регістрі керують спеціальні сигнали, що надходять по керуючих шинах на вхідні і вихідні клапани тригерів регістра.

Операцію передачі коду слова в регістр і з регістра можна здійснювати паралельно і послідовно. При послідовній передачі коду слова всі розряди слова передаються послідовно в часі один за одним. При паралельній передачі коду слова всі його розряди передаються одночасно, кожний через своє коло.

Регістри прийому і передачі інформації.

На схемах, що наводяться далі, будуть показані лише ті кола, про які безпосередньо йде мова. Якщо, наприклад, говориться, що регістр містить код слова, то існують кола, по яких цей код заноситься в регістр, але щоб не захаращувати малюнок, ці кола не показані.

Размещено на http: //www. allbest. ru/

Схема двотактного регістру, що здійснює прийом і передачу інформації паралельним кодом наведена на рис. 1, а його умовне позначення - на рис. 3. В цій схемі використовуються RS-тригери, група вхідних І1 і вихідних І2, І3 схем.

Попередньо необхідно всі розряди встановити в нульовий стан (перший такт). Інформація в регістр заноситься одночасно по шинах х1, х2, …, хn тільки в тому випадку, коли на шину «Пр» поданий керуючий сигнал прийому інформації (другий такт). При цьому через схеми І1 проходять сигнали встановлення тригерів в стан 1 тільки в тих розрядах, де хі = 1.

Записаний в регістр код слова буде зберігатись в ньому, доки не буде знову поданий сигнал встановлення регістра в стан 0. Прямий код слова, що зберігається в регістрі, буде виданий при надходженні на шину «ВП» керуючого сигналу «Видача прямого коду». При цьому код слова з прямих виходів тригерів регістра пройде через групу схем І2 і в кожному розряді на виході буде вироблений сигнал Q i = x i.

Сигнал видачі інверсного коду - «Видача інверсного коду», - що може бути поданий на шину «ВІ», дозволяє через групу схем І3 отримати інверсне значення коду, що зберігається в регістрі, при цьому в кожному його розряді виробляється значення коду Q i =x i.

Встановлення тригерів регістра в стан 0, перед тим як записати в них інформацію, призводить до витрат часу. Для збільшення швидкодії регістрів використовується парафазна передача інформації з регістра на регістр. При цьому використовуються обидва входи тригера і по ним одночасно подаються сигнали 1 і 0. Схема передачі парафазних кодових сигналів в регістрах наведена на рис. 2. Код, записаний в регістр Рг1, передається при наявності на шині «Пр» керуючого сигналу прийому інформації в регістр Рг2.

Передача коду здійснюється через групу схем І1 і І2 (при цьому через схеми І1 передаються прямі, а через схеми І2 - інверсні значення змінних). На одиничних і нульових входах кожного тригера регістра Рг2 виникає комбінація 1 і 0 або 0 і 1 вхідних сигналів, що встановлюють тригери цього регістра в потрібний стан незалежно від його початкового стану.

Умовні графічні позначення описаних регістрів наведені на рис. 3.

Умовні графічні позначення регістрів прийому-передачі інформації паралельним кодом: а) - двотактний регістр; б) - регістр з парафазною передачею інформації.

Приклади схемної реалізації зсуваючого регістру

Зсуваючі регістри призначені для виконання операції зсуву коду слова, тобто для переміщення цифр слова в напрямку від старших до молодших розрядів (зсув вправо) або від молодших до старших розрядів (зсув вліво). Зсув коду слова вліво на один розряд відповідає множенню коду числа на основу системи числення, а зсув вправо - діленню.

В регістрах, як правило, зсув числа на k розрядів здійснюється за k тактів або за k мікрооперацій зсуву. Мікрооперація зсуву - зсув числа на один розряд вправо або вліво відносно прийнятої розрядної сітки. Розряди, що вийшли при цьому із розрядної сітки регістра вліво або вправо, втрачаються, а в звільнені при зсуві розряди заносяться нулі. Можлива операція так званого циклічного зсуву, коли при зсуві вліво значення розряду, що вийшов із розрядної сітки не втрачається, а заноситься в наймолодший розряд регістру і при зсуві вправо значення розряду, що вийшов із розрядної сітки не втрачається, а заноситься в найстарший розряд регістру.

Регістри за способом виконання операції зсуву можна розділити на два основних типи:

з одночасною передачею інформації;

з парафазною передачею інформації.

За напрямком зсуву регістри прийнято розділяти на три види:

регістри, що зсувають код слова вправо (в сторону молодших розрядів);

регістри, що зсувають код слова вліво (в сторону старших розрядів);

реверсивні зсуваючі регістри, що здійснюють зсув інформації вправо або вліво в залежності від керуючих сигналів.

В залежності від способів прийому і видачі інформації зсуваючі регістри можна поділити на:

регістри з послідовним входом і послідовним виходом;

регістри з послідовним входом і послідовно-паралельними виходами;

регістри з послідовно-паралельними входами і виходами.

Зсуваючий регістр має такі ж вхідні і вихідні схеми, як і регістри прийому і видачі інформації, але вихід i-го розряду з'єднаний з встановлюючими входами сусіднього розряду ліворуч для реалізації зсуву вліво, або сусіднього розряду праворуч для реалізації зсуву вправо. Тригери зсуваючих регістрів повинні бути складними з проміжним внутрішнім запам'ятовуванням. Якщо в зсуваючому регістрі використовуються прості тригери, наприклад RS-тригери, то необхідно використовувати ще один додатковий регістр для проміжного запам'ятовування слова в процесі зсуву. Фактично це призводить до того, що кожний розряд регістра буде складатись з двох тригерів

Схема розрядів зсуваючого вліво регістра на RS-тригерах.

Тут використовується один JK-тригер на кожний розряд зсуваючого регістра, оскільки інтегральний JK-тригер уявляє собою каскадне з'єднання двох однотактних тригерів з автоматичною передачею інформації від вхідного тригера до вихідного. З'єднав входи J і K JK-тригера i-го розряду з виходами Q і JK-тригера (i+1)-го розряду відповідно (рис. 5), отримаємо послідовність JK-тригерів, кожний з яких виконує функції D-тригера. Зсув здійснюється вправо.

Схема розрядів однонаправленого зсуваючого регістра на JK-тригерах.

Схема розрядів реверсивного зсуваючого регістра на інтегральних JK-тригерах:

Зсуваючі регістри можна використовувати не тільки для зсуву коду, але і для перетворення паралельного коду, прийнятого в регістр, в послідовний. Для цього достатньо прийнятий код зсувати до тих пір, поки він не буде висунутий з регістру. Вихід з крайнього розряду використовується як вихідна шина послідовного коду. Зсуваючі регістри може виконувати також функцію перетворення послідовного коду в паралельний.

Лекція 24. Виконання порозрядних логічних операцій при передачі інформації між регістрами

Реалізація порозрядних операцій в регістрах.

Звичайно, операція видачі коду з регістра об'єднується з операцією прийому цього коду на інший регістр. В процесі передачі інформації з регістра на регістр можлива змістовна переробка кодів слів. В залежності від організації схем клапанів обміну інформацією між регістрами можуть бути здійснені такі операції:

перепис коду із регістра в регістр;

логічне додавання двох слів;

логічне множення двох слів;

порозрядне додавання двох слів (додавання за модулем 2).

Операція видачі коду з регістра була вже розглянута. Розглянемо виконання в регістрах інших операцій. Нехай два слова X і Y розміщені в регістрах Рг1 і Рг2 відповідно, а результат операції повинен бути утворений в регістрі Рг2.

Значення результатів логічного додавання, логічного множення і додавання за mod 2 в кожному з розрядів регістра утворюються згідно

Таблиця утворення результатів порозрядних операцій.

xi	yi	Qi = xi yi	xi	yi	Qi = xi yi	xi	yi	Qi = xi yi
0	0	0	0	0	0	0	0	0
0	1	1	0	1	0	0	1	1
1	0	1	1	0	0	1	0	1
1	1	1	1	1	1	1	1	0

Виконання порозрядних операцій «логічне додавання», «логічне множення».

В Рг1 записаний код числа x1, x2, …, xn. Код іншого числа y1, y2, …, yn зберігається в Рг2. Код числа x1, x2, …, xn може бути переданий в Рг2 через систему логічних елементів І1 або І2. При збудженні шини передачі сигналом ЛД (логічне додавання) через схеми І1 на входи S тригерів регістра Рг2 пройдуть сигнали, що відповідають станам 1 тригерів регістра Рг1. Отже, стан 1 тригерів регістра Рг1 переноситься при передачі в тригери регістра Рг2 і об'єднується в кожному тригері регістра Рг2 з їх станами 1, що були встановлені кодом y1, y2, …, yn. Це і відповідає виконанню операції порозрядного додавання кодів відповідно таблиці 1.

Виконання порозрядної операції «складання за mod 2».

Відзначимо, що в МП-системах регістри можуть бути представлені як окремими інтегральними схемами, так і входити як складові в структуру великих інтегральних схем, наприклад, ВІС мікропроцесора, ВІС інтерфейсу та інш.

Вхідні і вихідні кола тригерів регістрів в залежності від функціонального призначення регістра в МП-системі можуть містити як елементи, що дозволяють виконувати тільки окремі зазначені вище операції, так і елементи, що забезпечують виконання багатьох операцій. Прикладом такого універсального регістра може бути регістр А (акумулятор) в ВІС мікропроцесора КР580ИК80А.

Лекція 25 Лічильники

Лічильник як вузол МП-системи. Призначення та класифікація

Лічильник уявляє собою пристрій, призначений для підрахунку числа сигналів, які надходять на його вхід, і фіксації цього числа у вигляді коду, що зберігається в тригерах. Кількість розрядів лічильника визначається найбільшим числом, яке повинно бути отримано в кожному конкретному випадку. Для підрахунку і видачі результатів в лічильниках є один вхід і n виходів, де n - кількість розрядів лічильника. В загальному випадку лічильник має

M = 2n

стійких станів, включаючи нульовий. Встановлений в певний стан вхідними сигналами, лічильник зберігає цей стан доки на вхід не надійде наступний вхідний сигнал. Кожному стану лічильника відповідає порядковий номер 0, 1, 2, …, M-1. Якщо в момент часу t лічильник знаходиться в i-тому стані, то цей стан визначає число сигналів, що надійшли до лічильника. При подачі на вхід лічильника M-того вхідного сигналу на виході його виникає сигнал переповнення і лічильник повертається в початковий стан, тобто лічба одиничних сигналів здійснюється в ньому за модулем M або з періодом лічби

Т = М.

За цільовим призначенням лічильники розділяються на прості (сумуючі і віднімаючі) та реверсивні. На прості лічильники сигнали надходять з одним знаком, тобто ці лічильники мають переходи від стану до стану тільки в одному напрямку. Сумуючі лічильники призначені для лічби в прямому напрямку, тобто для додавання. З подачею на вхід чергового поодинокого сигналу вміст лічильника збільшується на одиницю. Лічильники, що віднімають, призначені для виконання лічби поодиноких сигналів в режимі віднімання. Кожний сигнал, що надходить на вхід такого лічильника, зменшує його вміст на одиницю. Реверсивні лічильники призначені для роботи в режимі додавання і в режимі віднімання.

За способом організації лічби лічильники розділяються на асинхронні (несинхронні) та синхронні. В асинхронних лічильниках сигнал від розряду до розряду передається природнім шляхом в різні інтервали часу в залежності від збігу вхідних сигналів. В синхронних лічильниках сигнали від розряду до розряду передаються за наявністю тактових (синхронізуючих) імпульсів.

За способом організації кіл переносу між розрядами розділяють лічильники з послідовним, паралельним і частково паралельним (тільки в групах розрядів) переносом.

Основними характеристиками лічильників є модуль лічби (період лічби або коефіцієнт лічби), роздільна здатність, час реєстрації і ємкість. Модуль лічби характеризує число стійких станів лічильника, тобто максимальне число вхідних сигналів, яке може підрахувати лічильник. Роздільна здатність - це мінімально допустимий період надходжень вхідних сигналів, при якому зберігається надійна робота лічильника. Чим більша частота надходження сигналів, що підраховуються, тим більша швидкодія вимагається від лічильника. Час реєстрації - інтервал часу між моментами надходження вхідного сигналу і закінчення самого тривалого перехідного процесу в лічильнику.

Лічильник з безпосередніми зв'язками з послідовним переносом.

В цих лічильниках кожний наступний тригер (і+1) - го розряду запускається від інформаційних виходів (Q i , ) попереднього тригера і - го розряду, а вхідний для лічильника лічильний сигнал надходить на вхід тригера першого розряду.

Асинхронний двійковий чотирьохрозрядний лічильник на JK-тригерах з послідовним переносом а) - схема лічильника; б) - часова діаграма роботи лічильника.

Розглянемо роботу лічильника, вважаючи, що в початковому стані в ньому записаний код 0000 за допомогою сигналу «Вст. 0». У лічильнику вихід кожного попереднього тригера Q i - 1 сполучений із входом синхронізації C i наступного тригера. На інформаційні входи J і K тригерів постійно подаються сигнали 1. Нагадаємо, що в JK-тригерах це допустимо, в цьому випадку сигнал, поданий на вхід синхронізації (С) змінює стан тригера на протилежний. Отже, перший вхідний сигнал x ліч встановить перший тригер лічильника Тг1 (тригер молодшого розряду) в стан 1, всі ж інші тригери лічильника залишаться в стані 0. Другий вхідний сигнал встановить тригер Тг1 в стан 0; третій - знову в стан 1 і т.д. Вхідними сигналами тригера Тг2 будуть вже сигнали, що знімаються з прямого виходу тригера Тг1. Отже, перший раз в стан 1 тригер Тг2 встановиться тільки після того, як на виході тригера Тг1 пройде перший сигнал, а в стан 0 - після того як пройде другий сигнал, і т.д. Вхідними сигналами тригера Тг3 будуть вже сигнали, що знімаються з прямого виходу тригера Тг2, і т.д. Після того як на вхід лічильника буде подана серія сигналів (імпульсів), наприклад пройде п'ять вхідних імпульсів, на виходах тригерів лічильника встановиться код 0101, що і буде відповідати цифрі 5. Отже, лічильник підраховує кількість імпульсів, поданих на його вхід. В таблиці 1 відображені стани тригерів лічильника при надходженні на лічильний вхід першого розряду серії вхідних сигналів x ліч.

Звичайно лічильник має коло встановлення в стан 0 (встановлення тригерів в 0). Але початковий стан тригерів не обов'язково повинний бути нульовим. В лічильник може бути записане заздалегідь деяке число і вже з нього починається операція лічби поодиноких вхідних сигналів.

Стани тригерів лічильника при надходженні на лічильний вхід першого розряду серії вхідних сигналів x ліч.

№ x ліч	Q4Q3Q2Q1	№ x ліч	Q4Q3Q2Q1	№ x ліч	Q4Q3Q2Q1
0	0000	6	0110	12	1100
1	0001	7	0111	13	1101
2	0010	8	1000	14	1110
3	0011	9	1001	15	1111
4	0100	10	1010	16	0000
5	0101	11	1011	17	0001 …

Недоліком асинхронного лічильника з послідовним переносом є те, що він має залежність тривалості перехідного процесу, який визначає час реєстрації, від його розрядності. Із збільшенням розрядності лічильника знижується гранична частота його роботи. Це обумовлено тим, що збільшується затримка надходження сигналу на вхід С старших розрядів відносно моменту надходження вхідного сигналу x ліч на вхід С першого розряду лічильника. З часової діаграми (рис. 1-б) видно, що затримка спрацьовування четвертого розряду лічильника 4 набагато більша за затримку в першому розряді - 1. Це може призвести до викривлення інформації в лічильнику. Так, наприклад, на момент надходження дев'ятого вхідного сигналу тригер четвертого розряду ще не встановився в належний стан після надходження восьмого сигналу і інформація, знята з лічильника між восьмим і дев'ятим вхідними сигналами, буде недостовірною.

Лічильник з паралельним переносом.

Схема чотирьохрозрядного двійкового лічильника на JK-тригерах з паралельним переносом

Особливістю схеми є те, що сигнали з виходів і-тих розрядів подаються на інформаційні входи J і K тригерів всіх наступних розрядів.

З схеми видно, що із збільшенням номера тригера збільшується число задіяних входів в елементах І(&) JK-тригерів. Оскільки кількість входів J і K та навантажувальна здатність виходів тригерів обмежені, то і розрядність лічильників з паралельним переносом невелика і звичайно дорівнює 4. Тому при необхідності побудувати лічильник з кількістю розрядів більшим за максимальне число входів J і K, розряди лічильника розбиваються на групи і в середині кожної групи будуються кола паралельного переносу. Подібним способом організується лічильник з частково паралельним переносом. Тривалість перехідного процесу в такому лічильнику дорівнює сумі часу перехідних процесів в кожній групі розрядів.

Кількість підрахованих лічильником імпульсів можна визначити по коду, утвореному в тригерах лічильника. Код в лічильнику точно відповідає кількості імпульсів, що надійшли на вхід, яка виражена в двійковому коді.

Якщо після повного заповнення лічильника одиницями (код 111…1) не припиниться надходження вхідних імпульсів, то після надходження наступного імпульсу лічильник перейде в стан 000…0 і підрахунок почнеться спочатку. Цей режим роботи лічильника називається циклічним. За один цикл роботи на лічильник, що складається з n розрядів, надходять 2n імпульсів.

Іноді є потреба, щоб число імпульсів в циклі було відмінним від 2n, наприклад, якщо потрібно щоб число імпульсів в циклі лічби дорівнювало 10, тобто організувати лічбу за модулем 10 (такий лічильник повинен складатись з чотирьох розрядів, оскільки найближче число 2n, яке більше за 10, є 24 = 16; 23 = 8 - вже менше за 10). Щоб цикл лічби дорівнював 10, необхідно після кожного 10-го імпульсу встановлювати тригери всіх розрядів лічильника в початковий стан - 0000 (лічильник рахує десять імпульсів від 0000 до 1010). В цьому випадку, якщо в лічильнику утворюється код 1010, то логічною схемою, яка реалізує функцію, генерується сигнал «Вст. 0». Інший прийом полягає в тому, що організується встановлення початкового стану не 00…0, а з кодом певного числа, яке дорівнює 24 - 10 = 6 = 01102. В цьому випадку лічильник рахує десять імпульсів від 0110 до 1111. Перерахунок на N 2n завжди призводить до деякого ускладнення схеми лічильника через необхідність організувати встановлення в 0 певних окремих тригерів.

Зчитування числа, що утворилось на лічильнику, здійснюється так, як і в регістрах, тобто з одиничних виходів тригерів лічильника або з нульових виходів, якщо треба отримати інверсний (обернений) код.

Швидкодія розглянутих лічильників залежить як від швидкості перекидання тригера молодшого розряду, так і від часу розповсюдження переносу по колам переносу.

Реверсивний лічильник з послідовним переносом.

В реверсивному лічильнику передбачена спеціальна перемикаюча схема для переключення лічильника або в режим додавання, або в режим віднімання.

Схема трьохрозрядного асинхронного реверсивного лічильника.

В лічильнику використовуються JK-тригери. В залежності від режиму роботи в реверсивному лічильнику присутній один із постійних керуючих сигналів «Додавання» або «Віднімання». На вхід С першого розряду лічильника подається серія вхідних сигналів. Реверсування досягається тим, що в колах міжрозрядних зв'язків здійснюються передачі або сигналу переносу з прямих виходів Q i, або сигналу позичання з інверсних виходів тригерів.

Вибір знаку операції «Лічба» визначається значенням сигналів на керуючих шинах «Додавання» або «Віднімання».

Для завдання початкового стану лічильника в ньому передбачені кола паралельного прийому інформації. На рис. 3 показано, по яких колах заноситься в лічильник початковий стан - для прикладу число 101. Оскільки це інвертовані входи тригерів, то кодом, що надходить по інформаційним шинам Рі буде інвертований код потрібного числа - 010.

Лекція 26. Схеми дешифраторів

Дешифратори. Класифікація.

Дешифратором називається комбінаційна схема, яка має n входів і до 2n виходів, і, яка перетворює n-розрядний двійковий код слова у сигнал, який виникає тільки на одному відповідному поданому коду певному виході.

Дешифратор уявляє собою сукупність схем І(&), на входи яких подаються комбінації прямих і інверсних значень двійкових змінних - х1, , х2, , …, хn, , кожна з яких може мати значення 0 або 1. Вихідний сигнал 1 з'являється на виході тільки однієї з схем, в той час як на виходах інших схем дешифратора зберігається вихідний сигнал 0. В таблиці 1 відображені можливі стани дешифратора на три входи (n = 3) і вісім виходів.

Таблиця станів дешифратора на три входи і вісім виходів.

...

Комбінація вхідних сигналів	Комбінація вихідних сигналів
х1	х2	х3	y0	y1	y2	y3	y4	y5	y6	y7